Ground Bounce – die Pest des Testens?

Außer der Kernlogik und den Kontaktierungsstellen eines ICs ist in einem mit Boundary Scan ausgerüsteten Schaltkreis zusätzliche Logik implementiert. Diese Testpunkte, so genannte „Silicon Nails“, werden zwischen Kernlogik und physikalischen Pins des ICs integriert (siehe auch Bild 2). Diese Boundary-Scan-Zellen bestehen aus einer Anordnung von Registern und Multiplexern. Um die gleiche Funktionalität wie die des Pins zu gewährleisten (Input, Output, bidirektionale Pins), sind gewöhnlich mehrere Boundary-Scan-Zellen mit einem einzigen physikalischen Pin verbunden.

Sämtliche Boundary-Scan-Zellen sind zu einem Schieberegister mit parallelen Ein- und Ausgängen zusammengefasst und bilden den seriellen Scan-Pfad. Längen von mehreren tausend Bits sind heutzutage nicht mehr ungewöhnlich.

Um die Zellen zu stimulieren und auszulesen, ist in jeden Boundary-Scan-IC eine Steuerlogik integriert: der Test Access Port (TAP). Diese Logik besteht aus einer „Finite State Machine“ mit 16 Zuständen, die im Wesentlichen die Umschaltung zwischen Funktions- und Testmodus sowie die Ansteuerung der verschiedenen Register realisiert. Gesteuert wird ein Boundary-Scan-IC mit vier Signalen. Synchron zu den Flanken von TCK (Test Clock) werden Aktionen innerhalb des TAP ausgeführt. Die einzelnen Zustände des TAP werden bei jeder steigenden Flanke von TCK in Abhängigkeit von TMS (Test Mode Select) eingestellt. TDI (Test Data In) und TDO (Test Data Out) stellen den Ein- und Ausgang des seriellen Boundary-Scan-Schieberegisters dar. Optional kann ein weiteres Signal TRST (Test Reset) für den asynchronen Reset der Boundary-Scan-Logik vorhanden sein.