Antriebstechnik Die nächste Generation CSTBT-Module

In den späten 80ern bildeten IGBTs eine Alternative zu High-β-Transistoren. Heute ist deren Weiterentwicklungspotenzial beinahe ausgeschöpft. SiC-MOSFETs gelten nun als neue, jedoch teure Alternative. Als CSTBTs weiterentwickelte IGBTs stellen für die Antriebstechnik eine zuverlässige Basis für Leistungsmodule mit geringen Schalt- und Leitendverlusten dar. Nun gibt es die Version 6.1 der CSTBTs von Mitsubishi Electric.

IGBTs (Insulated Gate Bipolar Transistor) sind als schaltende Leistungsendstufen in Frequenzumrichtern heute nicht mehr vom Antriebsmarkt wegzudenken. Allerdings sind die Si-Bausteine heute schon so weit ausgereift, dass sich nur noch moderate Fortschritte im Vergleich zur jeweiligen Vorgängergeneration erzielen lassen. Dennoch ist der Schritt zum nächsten Halbleitermaterial Siliziumkarbid (SiC) und den dort favorisierten MOSFET-Strukturen noch groß. Mit SiC als Ausgangsmaterial gibt es bereits einige sehr interessante Produkte, z.B. für Anwendungen mit hohen Schaltfrequenzen. Im Prinzip ist SiC als teureres Ausgangsmaterial überall dort sinnvoll, wo sich aufgrund der geringeren Verluste oder der höheren Schaltfrequenz ein Systemvorteil ergibt.

Für die Antriebstechnik mit heutigen Anforderungen bieten weiterentwickelte IGBTs als CSTBT (Carrier Stored Trench Gate Bipolar Transistor) eine erprobte und zuverlässige Basis für Leistungsmodule mit geringen Schalt- und Leitendverlusten. Die Bauteile der neusten Generation enthalten hochgezüchtete CSTBTs und Freilaufdioden (FwDi) in einem weiterentwickelten kompatiblen Industriestandard-Gehäuse. Die Leistungsmodule zeichnen sich durch hohe Zuverlässigkeit und geringe Verluste bei gleichzeitig guter elektromagnetischer Verträglichkeit (EMV) aus.

Das Herzstück: CSTBT-Chip Version 6.1

Das Herzstück der neuen Modulgeneration ist der CSTBT in der Version 6.1. Der 1.200-V-CSTBT ist heute nur noch etwa 130 µm dick und geht damit bis nahe an die theoretische Grenzfeldstärke im eingezeichneten n-Layer heran (Bild 1). Damit ist der Chip hinreichend dick, um einerseits die mit einer Sicherheitsmarge beaufschlagte spezifizierte Sperrspannung aufnehmen zu können, und andererseits so dünn, dass der „Widerstand“ der „n-“-Schicht so gering wie möglich ist, um eine geringe Sättigungsspannung zu realisieren. Der eingezeichnete Abstand der einzelnen Trench Gates (p) spielt eine weitere entscheidende Rolle: Je näher die einzelnen Gate-Zellen zueinander positioniert werden, desto geringer ist die erzielbare Sättigungsspannung im Leitendzustand. Die Grenze ist hier in der Massenfertigungstechnik insbesondere durch die minimal erzielbaren Strukturbreiten gegeben. Die Bauteile werden mit feinen Strukturen bis zu ca. 400 nm gefertigt, was sich zunächst in der geringen Sättigungsspannung des Chip äußert. Der besondere Layer ist der „Carrier Stored“ Layer (CS) - er gibt dem CSTBT den Namen -, der sich in der schematischen Zeichnung von Bild 1 zwischen der Basis (p-base) und dem „n-“-Layer befindet.

Der CS Layer hat im Wesentlichen die Aufgabe, die kollektorseitig in den Kristall injizierten Löcher (p Layer (C)), die sich in Richtung Emitter bewegen, unterhalb des CS Layer zu stoppen, damit sie während ihrer Lebensdauer dort zum Ladungstransport beitragen können. Diese Anreicherung mit Löchern kann als Analogie zu einem geringen Widerstand dieser Zone im Leitendzustand verstanden werden, der die Sättigungsspannung im eingeschalteten Zustand reduziert. Eine weitere Eigenschaft, nämlich dass nicht alle Gates auch mit der von außen zugänglichen Gate-Elektrode verbunden sind, wird „Plugged Cell Merged“-Design (PCM) genannt. Dieser Freiheitsgrad, die Anzahl der aktiven Gates einstellen zu können, erlaubt, den Kurzschlussentsättigungsstrom des CSTBT einzustellen und damit die Robustheit des Chip in weiten Bereichen zu justieren. Eine besondere Innovation der neuen Chipgeneration ist der Randabschluss des Chip selbst: Während die Vorgängerversion mit Ringen zur kontrollierten Absteuerung des Potenzials zu den Kanten des Chip hin konstruiert war, wird bei der neuen Version auf diese Ringe verzichtet und stattdessen die laterale Dotierung im Randbereich derartig variiert, dass ein gleichförmiger Potenzialabbau zu den Kanten des Chip hin erreicht wird. Diese laterale Dotierungsvariation erlaubt aufgrund des geringeren Platzbedarfes eine bessere Ausnutzung der Chipfläche, d.h. es steht mehr aktive Chipfläche bei gleicher Chipgröße zur Verfügung.