Startseite > Halbleiter > Leistungshalbleiter > »Keine halben Sachen«

Interview mit Dr. Peter Friedrichs

»Keine halben Sachen«

24. Oktober 2016, 10:21 Uhr | Ralf Higgelke

DESIGN&ELEKTRONIK-Redakteur Ralf Higgelke im Gespräch mit Dr. Peter Friedrichs (links), Senior Director SiC bei Infineon Technologies.

Vier Jahre, nachdem Cree den ersten SiC-MOSFET verfügbar machte, hat Marktführer Infineon auf der PCIM Europe 2016 nachgezogen. Wir fragten Dr. Peter Friedrichs, Senior Director für diesen Bereich, warum sich Infineon so viel Zeit gelassen hat und was nun mit dem SiC-JFET passiert.

▶ Diesen Artikel anhören

Herr Dr. Friedrichs, Infineon ist beim Thema Siliziumkarbid kein Newcomer, sondern einer der Vorreiter. Seit 2001 hat das Unternehmen SiC-Schottky-Dioden im Portfolio. Bei SiC-MOSFETs ist es aber ein Nachzügler. Warum hat das so lange gedauert?

Dr. Peter Friedrichs: Infineon hat von Anfang an den SiC-JFET und SiC-MOSFET parallel entwickelt. Die planare DMOS-Struktur, wie sie heute in den meisten SiC-MOSFETs am Markt zu finden ist, haben wir dabei bewusst außen vor gelassen. Denn mit der DMOS-Struktur hätten wir zu viele Kompromisse zwischen Performance und Zuverlässigkeit schließen müssen. Stattdessen haben wir uns gleich auf die Trench-Struktur konzentriert, die dieses Dilemma nicht kennt. Wir wollten also von Anfang an keine halben Sachen machen.

Die Umsetzung von SiC-MOSFETs in Trench-Struktur ist aus Fertigungsgründen sehr stark an die Verfügbarkeit von 150-mm-Wafern in Siliziumkarbid gekoppelt. Denn erst bei diesen Durchmessern können wir entsprechend modernes Fertigungsequipment einsetzen und damit die nötige Fertigungsstabilität erreichen.

Der SiC-JFET ist ein Bauelement, das all die neuralgischen Punkte im Hinblick auf die dünnen Oxidschichten nicht aufweist. Dadurch ist die Prozesstechnik einfacher, und er ist damit leichter zu fertigen als der MOSFET. Bei diesem lässt sich auch einfacher ein guter Kompromiss zwischen Performance und Zuverlässigkeit erreichen. Daher war der JFET aus unserer Sicht früher marktfähig. Aber natürlich ist er komplex im Einsatz für die Kunden.

Bei SiC-Trench-MOSFETs kann das Gate-Oxid wegen der hohen elektrischen Feldstärken durchschlagen. Wie haben Sie diese Herausforderung gelöst?

Grundsätzlich gibt es bei SiC MOSFETs zwei »Belastungsfälle« für das Gate-Oxid: den Ein- und den Aus-Zustand. Um den Kanalwiderstand im eingeschalteten Zustand möglichst gering ausfallen zu lassen, werden hohe Felder über dem Oxid zwischen Gate und Source angelegt. Dies ist besonders beim DMOS der Fall, da in diesen Strukturen die Defektdichte an der Schnittstelle der planaren Kristallorientierung, dem sogenannten Si-Face, sehr hoch ist. Dieser Belastungsfall ist beim Trench weniger relevant, da die Defektdichte dort in dieser Kristallrichtung wesentlich geringer ausfällt. Das Oxid muss damit nicht überlastet werden. Grundsätzlich halten wir diesen Belastungsfall für kritischer, da es keine Abschirmmaßnahmen gibt und die volle Belastung immer bei eingeschaltetem Bauelement anliegt. Theoretisch ist das auch eins zu eins so bei Silizium-Bauelementen. Aufgrund der hervorragenden Interface-Qualität ist der Kanal jedoch schon bei den heute üblichen Feldstärken über dem Oxid sehr leitfähig, d. h., eine weitere Erhöhung des Feldes über dem Oxid hat kaum einen Effekt auf den Einschaltwiderstand.

Der Aus-Zustand, also mit angelegter Sperrspannung, ist bei Silizium weniger, bei SiC besonders relevant. Das liegt daran, dass wir halbleiterintern die hohen maximalen Feldstärken ausnutzen wollen. Damit können im Verhältnis zu Si-Bauelementen generell auch wesentlich höhere Oxidfeldstärken auftreten. Trench ist da zunächst komplexer, und die Problematik verstärkt sich dort aufgrund der Trench-Ecken noch. Allerdings lässt sich im Gegensatz zum Ein-Zustand das kritische Feld durch Designmaßnahmen von den kritischen Ecken der Struktur fernhalten. Dies funktioniert ähnlich wie auch bei den Siliziumtransistoren, die ja heute nahezu ausschließlich in Trench-Bauform ausgeführt sind. Bei SiC werden in der Regel tiefliegende p-Gebiete eingesetzt, an denen das Feld vom Drain abgefangen wird. An den von Wettbewerbern gezeigten Strukturen sieht man das gut am sogenannten Double-Trench-Ansatz.

Infineon hat eine spezielle Trench-Struktur entwickelt, die sicherstellt, dass in keinem Betriebsfall – also auch bei maximaler Sperrspannung – ein Feld von 3 Megavolt pro Zentimeter über dem Oxid überschritten wird. Das ist ein Wert, den wir basierend auf der Erfahrung aus der Si-Welt mit Oxiden für sicher halten. Tatsächlich ist es ja so, dass in der Praxis eigentlich nur in Störfällen die maximale Sperrspannung und damit das maximale Feld über dem Oxid anliegt. Die kumulative Belastung ist somit im Vergleich zum Ein-Zustand eher gering.

Im Markt können wir auch beobachten, dass Bauelemente zum Teil so ausgelegt sind, dass die Feldstärke bei nomineller Spannung weit unterhalb der kritischen Werte liegt. Es gilt auch hier: Der Belastungsfall in Sperrrichtung kann durch diverse Maßnahmen abgemildert werden, allerdings auf Kosten des Durchlasswiderstands.