Intel Manufacturing Day 2017 Dem Ende von Moore's Law von der Schippe gesprungen

Intels Executive VP Stacy Smith eröffnete den Manufacturing Day 2017 in San Franscisco.
Intels Executive VP Stacy Smith eröffnete den Manufacturing Day 2017 in San Franscisco.

Technische Präsentation wie noch nie zeigte Intel auf seinem Manufacturing-Day 2017 in San Francisco. Highlight war die Vorstellung des 10-nm-FinFET-Prozesses und eines extrem kosten- und Energie-optimierten FinFET-Foundry-Prozesses, der Globalfoundries in Dresden das Leben schwer machen könnte.

Die Situation für Fertigungs-Champion Intel ist beileibe nicht einfach. Wegen Ausbeuteproblemen mit dem 14-nm-FinFET-Prozess gab es im ganzen Jahr 2014 mit Ausnahme der Y-Chips keinen neuen PC-Prozessor und Desktop-PCs und sogar einige Laptop-Modelle mussten 2 Jahre auf dem 22-nm-Haswell-Design verbleiben. Mit Broadwell gab es dann Ende 2014 die Einführung von 14 nm nur für Subnotebook-Prozessoren.

Dieses katastrophale Szenario wollte Intel natürlich ein zweites Mal verhindern, obwohl auch der 10-nm-Prozess schon wieder 1 Jahr verspätet ist, vermutlich auch wegen Ausbeuteproblemen.

Daher fährt man auf dem Weg zum ersten 10-nm-Mainstream-PC-Prozessor „Ice Lake“ zweigleisig. Auf der 10-nm-Seite wird es „Cannonlake“ geben, das auf Basis von „Skylake“ mit unveränderter Mikroarchitektur und kleinen Chips vermutlich nur als Dual-Core und minimalistischer GP2-Grafik als U- (15 W) und Y-CPUs (4.5 W) Ende 2017 an den Start gehen wird.

Wie sich herausgestellt hat, bringt Intels 10-nm-Prozess bei gleicher Leistungsaufnahme gegenüber 14 nm einen Rechenleistungszuwachs von 25 % (bzw. bei gleicher Rechenleistung eine um 45 % geringere Leistungsaufnahme). Später wird es dann noch einen 10-nm-Plus-Prozess geben (für „Ice Lake“) und einen 10-nm-Plus-Plus-Prozess für Ice-Lake-Nachfolger „Tiger Lake“, der nochmals 15 % mehr Rechenleistung als der ursprüngliche 10-nm-Prozess bringen soll (oder 30 % weniger Leistungsaufnahme bei gleicher Rechenleistung). Über die Fortschritte bei 14-nm-Plus schwieg sich Intel aus. Die Fortschritte von „Cannonlake“ zu „Ice Lake“ werden somit primär über die Mikroarchitektur zu erzielen sein.

Die Nachricht des Tages waren allerdings die Daten hinsichtlich des Schrumpfens der Transistorgeometrien. In der Tabelle, die aus dem Artikel „Samsung ist neuer Fertigungsmeister“ aus der DESIGN&ELEKTRONIK Ausgabe 3/2017 übernommen und um eine Spalte für Intels 10-nm-Prozess ergänzt wurde, kann man entnehmen, daß sich die Dichte (Gate-Pitch multipliziert mit dem Metal-Pitch) gegenüber 14 nm tatsächlich fast verdoppelt hat, d.h. es wurde um einen vollen Node geschrumpft, was man bei TSMC, Samsung & Co. nun wirklich nicht behaupten kann.  Der Flächenbedarf beträgt gegenüber Samsungs sogenanntem 10-nm-Prozess nur Faktor 0,63 (Intels 14-nm-Prozess liegt bei Faktor 1,18), was an den absoluten Zahlen liegt: 54 nm Gate-Pitch und 36 nm Metal-Pitch bringen Intel die Fertigungskrone mit Abstand zurück. Die Flächen einer SRAM-Bitzelle reduzieren sich 0,0312 µm2 (optimiert für max. Dichte) bzw. 0,0441 µm2 (optimiert für max. Geschwindigkeit), was ein geringeren Abstand zu Samsung bedeutet (78 % bzw. 90 % der Flächen, diese betragen 0,040 bzw. 0,049 µm2).

 Intel 10 nmIntel 14 nmIntel 22 nmSamsung 10 nmSamsung 14 nmTSMC 16 nm
Kontaktierter
Gate-Pitch
0,841,091,4111,221,42
Minimaler Metal-Pitch0,751,081,6511,331,32
Dichte = Gate-Pitch x Metal-Pitch0,631,182,3311,631,87
Fläche SRAM-Bitzelle (max. Dichte)0,781,202,2911,601,75
Fläche SRAM-Bitzelle (max. Geschwindigkeit)0,901,171,9111,63Unbekannt

 

Vergleich der Strukturgrößen unterschiedlicher High-End-Fertigungsprozesse von Itel, Samsung und TSMC (alle Werte normalisiert aus Samsungs 10-nm-Prozess).