Iddq – Fehlersuche mit der Messung von Ruheströmen Chip-Defekten auf der Spur

Die Zukunft des Iddq-Tests

Bei den weiterhin schrumpfenden Strukturen der Zukunft werden neben den beschriebenen Kurzschlüssen durch Partikel auch andere Defektmechanismen an Bedeutung gewinnen – viele von ihnen erfordern einen Iddq-Test. Zudem fordern die Märkte eine immer höhere Zuverlässigkeit der ICs; auch dies lässt vermuten, dass der Iddq-Test steigende Bedeutung erlangen wird. Andererseits liegt bereits heute der Ruhestrom bei großen ICs im Bereich einiger Hundert mA und macht damit jeden Iddq-Test unmöglich. Allerdings wächst auch der Anteil an Low-Power-ICs (z.B. für batteriebetriebene Geräte), diese müssen prinzipbedingt in Prozessen mit niedrigem Ruhestrom gefertigt werden; sie sind und bleiben damit Iddq-testbar.

Auch bestehende Prozesse können hinsichtlich Stromverbrauch und damit auch auf Iddq-Testbarkeit optimiert werden: Eine bereits in 90-nm-Prozessen übliche Technik ist „Dual-Ut“ (zwei Schwellenspannungen) – hierbei gibt es zwei Arten von Logikzellen: „schnelle“ Zellen mit hohem Ruhestrom und „langsame“ Zellen mit viel kleinerem Ruhestrom; die schnellen Zellen werden dann nur in den IC-Bereichen eingesetzt, wo sie unverzichtbar sind. Auch die Trennung der Spannungsversorgung in mehrere „Power-Domains“ ist schon jetzt üblich und wird sich in Zukunft vermutlich verstärken.

Die Auswertung der Iddq-Ströme verschiedener Vektoren wird sich in Zukunft sicherlich ebenfalls stärker aufspalten: die ICs in kleinen und mittleren Stückzahlen werden wohl mit einfachen Algorithmen wie „Current Ratio“ getestet; sehr teure und aufwendige ICs mit hohen Stückzahlen oder mit extremen Anforderungen an die Zuverlässigkeit werden vermutlich noch ausgefeiltere Auswertungsalgorithmen erfordern.

Der Produktionstest mit Iddq wurde schon öfter totgesagt, er lebt aber munter weiter – zum einen dank verbesserter Auswertungsalgorithmen, zum anderen, weil ein großer Anteil der produzierten ICs auch in der Applikation nur wenig Strom aufnehmen darf (batteriebetriebene Geräte etc.) und darum in Prozessen gefertigt wird, die nur einen geringen Ruhestrom aufweisen; zum dritten aber, weil er häufig unverzichtbar ist und daher große Anstrengungen unternommen werden, auch zukünftige IC-Prozesse Iddq-testbar zu machen. 

Scantest

Funktionale Tests weisen meist nur eine geringe Testabdeckung auf und die Testvektoren sind schwer zu erzeugen – daher wird bei komplexeren ICs meist der so genannte Scantest angewendet. Dafür wird jedes Flipflop durch ein Scanflipflop ersetzt – dieses besitzt zwei zusätzliche Eingänge: „Test Enable“ (TE) und „Test Input“ (TI) (Bild 2). Im Schiebe-Mode des Scantests selektiert der Test-Enable den Test-Input als Eingang des eigentlichen Flipflops; im Applikations-Modus bleibt der bisherige funktionale Eingang als Flipflop-Eingang bestehen. Jeder Test-Input wird vom Ausgang eines anderen Flipflops gespeist, so dass eine Kette von Flipflops entsteht – also ein Schieberegister. Dies erlaubt es, beliebige Werte in die Flipflops einzuschieben.

Zur besseren Anschaulichkeit kann man diese Ketten von der kombinatorischen Logik getrennt zeichnen – die Flipflop-Kette gibt dabei die Werte der Logik vor. Im so genannten „Normal Mode“ des Scantests wird der Test-Enable für eine Taktperiode auf 0 gesetzt – die Scanflipflops übernehmen dann die Werte ihrer funktionalen Eingänge, also die Ausgänge der kombinatorischen Logik (Bild 3). Diese werden dann durch die Kette nach außen geschoben und können vom Tester mit den vorher errechneten Sollwerten verglichen werden.

Mit dem Scantest ist eine Testabdeckung von nahezu 100 % erreichbar. Die Anzahl der Vektoren variiert zwischen einigen 100 und einigen 1000. Die Möglichkeit, mit Hilfe der Scanketten interne Flipflops zu setzen, lässt sich auch für den Iddq-Test verwenden.

Iddq-Test und IC-Design

Digitale CMOS-Logik selbst nimmt üblicherweise kaum Ruhestrom auf und ist daher Iddq-testbar. Allerdings enthalten viele ICs auch andere Blöcke, die entwurfsbedingt einen beträchtlichen Ruhestrom aufweisen. Bei der IC-Entwicklung muss bedacht werden, dass diese nicht an die gleichen Udd-Pins angeschlossen werden dürfen wie die mit Iddq-Test zu testende Logik. Zu den kritischen Blöcken gehören u.a.:

  • „Power-fail-Detection“-Blöcke,
  • Analogschaltungen,
  • DRAMs (der Refresh-Mechanismus muss im Iddq-Testmodus abschaltbar sein!),
  • SRAMs (separate Versorgung empfohlen, da große Embedded SRAMs einen hohen Ruhestrom aufweisen),
  • I/O-Zellen, insbesondere solche mit internem Pull-up- oder Pull-down-Widerstand.

Zudem dürfen im Iddq-Testmodus keine Taktsignale von internen Taktgeneratoren (z.B. PLLs) in die Logik gelangen.

[1]Gattiker, A.; Nigh, P.; Grosch, D.; Maly, W.: Current Signatures for Production Testing. IEEE International Workshop on Iddq-Testing, 24./25. Okt. 1996, S. 25 bis 28.
[2]Maxwell, P.; O’Neill, P.; Aiken, R.; Dudley, R.; Jaarsma, N.; Quach, M.; Wiseman, D.: Current Ratios: A Self-Scaling Technique for Production Iddq-Testing. ITC 2000, S. 1148 bis 1156.

Dr.-Ing. Jan Schat wurde in Bremen geboren, studierte in Karlsruhe Nachrichtentechnik und promovierte in Braunschweig. Seit 1995 arbeitet er bei Philips Semiconductors, sein Hauptaufgabengebiet ist „Design for Testability“ für komplexe ICs.
Jan.Schat@Philips.com