Teststrategien unter der Lupe Effizienter Halbleiter-Test als Schlüsselfaktor zum Erfolg

Stuart Ainslie, Advantest: »Das Paralleltesten ermöglicht sogar auch SoC-Herstellern die Testkosten zu reduzieren. Somit ist ein klarer Trend in diese Richtung auch im SoC-Markt zu erkennen.«

Der Kostendruck beim Test von ICs und komplexen SoCs gerät zunehmend in den Fokus der Halbleiterhersteller. Sie experimentieren mit immer neuen Teststrategien wie etwa Design-for-Testability, Built-in-Self-Test, Paralleltest und Concurrent-Test. Doch oft ist es erst die Kombination aus mehreren Strategien, die den kostengünstigen Test ermöglicht.

Die Halbleiterindustrie hat speziell in den letzten Jahren einen massiven Umbruch erfahren, und der Konkurrenzkampf ist bei gleichzeitig fallenden Preisen immer härter geworden. Um in diesem Geschäftsumfeld überleben zu können, müssen Halbleiterhersteller schnell auf Veränderungen reagieren, innovativ sein und kostenbewusst arbeiten können. Selbst traditionelle Halbleiterfirmen beschäftigen sich mit »Fab-light«-Strategien und verlagern mehr und mehr Fertigungsprozesse wie das Assembly und den Finaltest nach außen, um sich auf ihre Kernkompetenzen wie Bausteinentwicklung und deren Marketing- und Vertriebsprozess zu konzentrieren. Firmen, die das »Fab-less«-Modell verfolgen, haben den gesamten Fertigungsprozess an Auftragsfertiger vergeben. Doch egal welches Geschäftsmodell, alle Firmen auf dem Halbleitermarkt wissen, dass der Erfolg eines Produktes zum größten Teil von einer frühen Markteinführung abhängt.

»Der Testprozess von Halbleiterbausteinen muss effizient und wirtschaftlich sein und es ist, im Gegensatz zur eigentlichen Scheibenfertigung, sogar möglich, dabei Kosten zu reduzieren«, ist Stuart Ainslie, Product Marketing Manager von Advantest Europe überzeugt. »Aus diesem Grund verändern sich auch die Methoden beim Testen der Chips. So werden bei einem klassischen Ansatz Bausteine immer möglichst anwendungsnah getestet, d.h. alle Bausteinanschlüsse werden für die Signalübertragung mit dem Testsystem verbunden.«

Mittlerweile gibt es zudem eine Reihe neuer Teststrategien, die helfen, Testkosten zu senken. »Design for Testability« (DFT) ist eine davon. Hier wird schon beim Design des Bausteins der spätere Testaspekt berücksichtigt und der Baustein so entworfen, dass sich bei den Testkosten Einsparungen erzielen lassen. So kann man zum Beispiel die Zahl der zum Testen nötigen Bausteinanschlüsse reduzieren. Damit braucht man weniger Testerkanäle, der Testablauf wird vereinfacht und es lassen sich mit den verbleibenden Testerressourcen gleichzeitig mehrere Bausteine parallel testen.

»Built-in-Self-Test« (BIST) ist ebenfalls ein weit verbreiteter Ansatz. Es ist aber genau abzuwägen, ob der Vorteil des Built-in-Self-Tests und die daraus resultierenden Mehrkosten aufgrund der größeren Chipfläche sich im Vergleich zum konventionellen Testen rechnen. »Bausteine mit einem eingebauten Controller wie etwa NAND-Flash-Speicher nutzen häufig den Vorteil von BIST«, führt Ainslie aus. »In diesem Fall ist die Aufgabe des Testers, ausschließlich Testvektoren für den BIST auf den Baustein zu laden und parametrische Tests durchzuführen. BIST vereinfacht somit den Testablauf, verkürzt Testzeiten und verbraucht weniger Testerressourcen.«

Zu den Nachteilen dieser BIST- und DFT-basierenden Testlösungen gehören nach Überzeugung des Experten ein erhöhter Aufwand beim Auswerten der Logdaten, aber auch eine etwaige reduzierte Testabdeckung, weil der Baustein abweichend von seiner eigentlichen Anwendung getestet wird. Dies könnte aber letztendlich den Zeitpunkt der Markteinführung beeinflussen, wenn der Baustein dann noch aufwendig im User-Mode korreliert werden muss. Ein daraus entstehender höherer Zeitaufwand muss im Voraus eingeplant werden, um Verzögerungen zu vermeiden.

Paralleltest reduziert die Testkosten drastisch

Weitere Strategien, um mittels des Testsystems Testkosten zu senken sind der Paralleltest und das immer weiter verbreitete so genannte »Concurrent-Testen«. Dabei werden verschiedene Tests gleichzeitig an einem Baustein durchgeführt. Dies ist jedoch nur möglich, wenn der Chip diesen Ansatz auch unterstützt.

»Der Test mehrerer Bausteine parallel reduziert die Testkosten drastisch, weil hier der Overhead-Aufwand pro Test auf mehrere Prüflinge verteilt wird«, ist Ainslie sicher. »Derzeit testet man Speicherbausteine bis zu 1000-fach parallel im Scheiben- und Finaltest. Dieser Ansatz war nötig, um lange Testzeiten mit bis zu mehreren Minuten bei einem hochvolumigen Massenprodukt zu kompensieren.« Parallel-Test-Lösungen kenne man auch bei SoC-Bausteinen, jedoch nicht mit so hoher Parallelität wie im Speichertest, weil die Produktionsstückzahlen erheblich kleiner und die Testzeiten kürzer seien: »Das Paralleltesten ermöglicht sogar SoC-Herstellern, die Testkosten zu reduzieren. Somit ist ein klarer Trend in diese Richtung auch im SoC-Markt zu erkennen.«