Cadence Design Systems Virtuoso: Chip-Design bis 20 nm

Cadence Design Systems erweitert seinen auf Virtuoso-basierenden Flow für Custum/Analog-ICs und erhöht somit die Produktivität über den gesamten Flow hinweg, angefangen bei der Design-Spezifikation bis hin zu den Layoutdaten der Chips (GDSII) für Prozesstechnologien bis zu 20 nm.

Was hat sich also im Einzelnen geändert? Der einheitliche Custom/Analog-Flow stellt nun, in die Virtuoso-Umgebung integrierte, DFM-Funktionalitäten während der Design-Phase zur Verfügung. Während des Entwurfsprozesses werden hierdurch automatisch potenzielle DFM-Verstöße eingegrenzt und behoben, so dass die Entwicklungsteams Fertigungsschwankungen sicher berücksichtigen können.

Ein weiteres wichtiges Element des erweiterten Flows ist das neue Cadence Virtuoso Power System. Es bietet eine integrierte, umfassende und genaue Signoff-Möglichkeit zur Lösung von Problemen der Leistungs- und Signalintegrität im Design, beispielsweise Auswirkungen von IR-Drop und Elektromigration, wie Kurzschlüsse und Hotspots.

Eine neue Funktionalität zur parasitären Abschätzung, die bereits während der Schaltungsentwicklung genutzt werden kann, ermöglicht eine frühzeitige Untersuchung der  parasitären Effekte bei der Layout-Implementierung. Adressiert werden Leitungs- und Bauelementeparasiten, Well Proximity Effekte und lithographiebedingte Schwankungen, um zeitaufwändige Iterationen am Ende des Entwicklungsprozesses zu verhindern. Zudem liefern neue Bearbeitungs-, Abschätzungs- und Automatisierungsfunktionen einheitliche Vorgaben, Abstraktionen sowie eine Konvergenz über den gesamten Flow hinweg. Mit diesen neuen Möglichkeiten in der Virtuoso v6.1 Umgebung können Design-Teams die Layout-Produktivität erhöhen, Daten weltweit austauschen und auf eine nahtlose Integration von Technolgien setzen. 

Der neue Waveform Viewer, der speziell für große transiente Simulations-Daten optimiert wurde, macht eine zusätzliche Integration eines externen Tools überflüssig. Weitere Neuerungen des Flows umfassen eine automatische Überprüfung von Design-Constraints, eine neue, so genannte Design-Rule-Editing-Engine, die auch die Regel-Komplexität für neuste Prozessgeometrien beherrscht, und einen interaktiven Kurzschluss-Lokalisator. Mittels eines Find-and-Fix-Prozesses bietet der Lokalisator den Entwicklern auch bei schwierigen Fehlern eine effiziente Unterstützung beim Vergleichen von Layout und Schaltplan.