Cadence Design Systems Tool für eine Signoff-Timing-orientierte IR-Drop-Analyse

Vereinzelte Chips in der Halbleiterfertigung
Cadence präsentiert Tempus Power Integrity Solution für eine Signoff-Timing-orientierte IR-Drop-Analyse

Cadence Design Systems stellt mit der Tempus Power Integrity Solution das erste umfassende statische Timing/Signal- und Power-Integritätsanalyse-Tool der Industrie vor.

Die Ingenieure können mit der neuen Tempus Power Integrity Solution von Cadence zuverlässige Designs bei 7 nm und darunter realisieren. Die Tempus Power Integrity Solution integriert die bekannte Cadence Tempus Timing Signoff Solution und die Voltus IC Power Integrity Solution. Das Tool nutzt einen proprietären vektorlosen Algorithmus, um Worst-Case-Schaltvorgänge zu erfassen und somit die Abdeckung der IR-Drop-Analyse ohne längere Laufzeit zu verbessern. So können Anwender mithilfe des neuen Tools die IR-Drop-Sicherheitsreserven bei ihren Designs ohne Abstriche bei der Signoff-Qualität deutlich reduzieren und somit den Leistung- und Flächenbedarf verbessern. Erste Anwendungen zeigen, dass die Tempus Power Integrity Solution die IR-Drop-Fehler korrekt identifiziert, so dass sich Halbleiterfehler vor dem Tapeout vermeiden und die maximale Frequenz im Halbleiter um bis zu 10 Prozent erhöhen lassen.