Fujitsu und SuVolta SRAM arbeitet ab 0,4 V

Die Dicken und Dotierungen der beiden Epitaxie-Schichten (grün und dunkelgrün) lassen sich sehr genau kontrollieren. Dadurch sinkt die Streuung der Schwellenspannungen um 50 Prozent und damit auch die erforderliche Spannungsversorgung für die Chips.
Die Dicken und Dotierungen der beiden Epitaxie-Schichten (grün und dunkelgrün) lassen sich sehr genau kontrollieren. Dadurch sinkt die Streuung der Schwellenspannungen um 50 Prozent und damit auch die erforderliche Spannungsversorgung für die Chips. Quelle: SuVolta

Mit der DDC-Technik (Deeply Depleted Channel) von SuVolta sinkt die Verlustleistung von CMOS-ICs um 50 bis 80 Prozent.

Auf die Arbeitsgeschwindigkeit hat die Technik keinen Einfluss, wie Fujitsu auf der IEDM in Washington am Beispiel eines SRAMs zeigte: Der Speicher mit 6-Transsistorzelle arbeitet an 0,4 V. Bereits im zweiten Halbjahr 2012 will das Unternehmen kommerzielle Chips auf Basis der neuen Technik liefern.

Fujitsu ist es mit Hilfe der DDC-Technik von SuVolta gelungen, die Streuung der Transistor-Schwellenspannungen zu halbieren und den Leistungsverlust über Leckströme auf einem 576-KBit-SRAM-Test-Chip von 840 µW auf 170 µW zu senken. Die Gate-Länge der Transistoren liegt bei 43 nm - in den meisten 65-nm-Prozessen dürfte sie um 50 nm liegen. Die Ergebnisse für den RAM-Testchip sind deshalb aussagekräftig, weil für ein System-on-Chip (SoC) das integrierte SRAM die kleinstmögliche Versorgungsspannung definiert.

Die Versorgungsspannung des Chips der in einem 65-nm-Prozess gefertigten Dual-Port-SRAMs hat Fujitsu von 0,7 auf 0,4 V reduziert - die niedrigste Spannung, mit der jemals ein konventionelles SRAM betrieben wurde. Dabei hat Fujitsu den existierenden Masken-Satz verwendet, es mussten keine Veränderungen im Design durchgeführt werden. Für die Formation der dünnen Epi-Schichten sind keine neuen Maschinen erforderlich, die Maschinen für die Realisierung von Strained Silicon lassen sich laut Jeff Lewis auch für die DDC-Technik nutzen. Die Epi-Schichten erstrecken sich über den gesamten Wafer, dann schließt sich ein Shallow-Trench-Isolation-Prozess an, der bei niedrigen Temperaturen abläuft, um keine negativen Einflüsse auf die Dotierung zu nehmen. Für das Gate können Polysilizium- genauso wie High-k-Materialien Einsatz finden.

»Es ist uns gelungen, die Formation eines undotierten Kanals in den CMOS-Prozess zu integrieren - ohne dass dazu neue Materialien oder neue Maschinen erforderlich wären«, sagt Jeff Lewis, Senior Vice President Marketing & Business Development von SuVolta. »Die Hersteller können sogar die existierenden Masken-Sätze benutzen und die Transistoren dann in unserer Technik fertigen, auch die Zahl der Maskenschritte erhöht sich nicht. Die Hersteller können also ihr existierendes Schaltungs-IP weiter verwenden.«

Das alles mache den Prozess für IC-Hersteller geeignet, die den Schwerpunkt nicht auf die Entwicklung eigener Prozesstechniken setzen, insbesondere für IC-Hersteller ohne eigene Fab. Sie können in der vorhandenen Design-Umgebung weiter arbeiten und müssen ihren Design-Flow nicht ändern. Und Foundries steht nun ein Weg offen, auf dem sie mit überschaubaren Kosten ICs mit Strukturgrößen von unter 20 nm produzieren können, die Skalierung auf unter 14 nm sei kein Problem.

Bisher war bei kleinen Strukturgrößen eine hohe Dotierung der Transistorkanäle erforderlich, um die Schwellspannung einzustellen und den Punch-Through-Effekt zu vermeiden. Das führt aber über die zufällige Dotierstoff-streuung zu großen Streuungen der Transistor-Schwellenspannungen, so dass ein relativ weiter Spannungsbereich erforderlich ist, um die Transistoren zu betreiben. Deshalb stagnierte über die neusten IC-Generationen die Spannungsversorgung bei 1 V und sank nicht in dem Maße, wie das in den vorausgegangenen Prozessgenerationen der Fall war. Experten gehen sogar davon aus, dass aufgrund der zunehmenden Variation die herkömmlichen in CMOS-Prozessen gefertigten Transistoren unter Strukturgrößen von 20 nm nicht mehr kostengünstig gefertigt werden können.

Deshalb arbeiten die Hersteller an neuen Transistortypen. Gern zitiert Jeff Lewis in diesem Zusammenhang Paul Otellini, CEO von Intel, mit den Worten, dass die Transistortechnik zum entscheidenden Schlüssel dafür werde, Moore’s Law fortführen zu können. Doch Intel setzt auf die FinFETs, eine Technik, die Lewis für sehr komplex und teuer hält. Intel habe rund 8 Mrd. Dollar in die Entwicklung der FinFETs gesteckt, sie seien mit ihrem hohen Treiberstrom auch sehr gut für Prozessoren geeignet, zumal die Preise in diesem Sektor pro Chip recht hoch liegen.

»Für die meisten SoCs, die in Consumer-Geräte wandern, kommt es aber vor allem auf Kosten, Leistungsaufnahme und Leistungsfähigkeit an, meist in dieser Reihenfolge«, erklärt Lewis. Und genau auf diesen Anwendungsbereich ist die neue Technik von SuVolta ausgelegt. Der Trick besteht darin, dass SuVolta zwei sehr dünne - über die tatsächliche Stärke will SuVolta keine näheren Angaben machen - Epitaxie-Schichten aufbringt, bevor sich die undotierte Kanalschicht und das Gate-Dielektrikum anschließen. »Die Stärke der beiden Epi-Schichten und die Dotierung können wir sehr gut kontrollieren, damit verringert sich die Variation der Schwellenwerte der Transistoren untereinander sehr viel geringer als bisher«, sagt Lewis. Insbesondere die minimale Spannung für ein SRAM lässt sich damit senken. Bisher war diese minimale Spannung der limitierende Faktor für das dynamische Voltage-Scaling, eine Methode, mit deren Hilfe sich die Leistungsaufnahme der SoCs je nach Betriebszustand verringern lässt. In Kombination mit den dynamischen Spannungs-Scaling lässt sich die Leistungsaufnahme der Chips bis um 80 Prozent reduzieren. Ein weiterer Vor-teil: In dem undotierten Kanal erhöht sich die Elektronenmobilität und damit der effektive Strom. 

Auf großes Interesse stößt SuVolta mit der DDC-Technik aber nicht nur bei Herstellern von digitalen ICs. »Weil wir eine hohe Präzision in der Fertigung erzielen, können wir analoge Transistoren sehr genau aufeinander anpassen. Gutes Matching und die schrumpfende Größe der Transistoren - das kann etwa für einen A/D-Wandler einen großen Fortschritt bedeuten«, sagt Lewis. Für die Zukunft ist Lewis optimistisch, mit dem DDC-Ansatz weitere IC-Hersteller überzeugen zu können. Die Technik stoße laut Lewis auf sehr starkes Interesse in der Halbleiterbranche. Auf ihrer Web-Site hat Suvolta Zitate von Repräsentanten von Firmen wie ARM, Broadcom und Cypress eingestellt, die in diese Richtung deuten.

SuVolta-CTO Dr. Scott Thompson - er war maßgeblich an der Entwicklung von Strained Silicon bei Intel involviert - ist überzeugt, dass die 28-nm- und 20-nm-Prozessgenerationen sehr langlebig sein werden. Denn die Kosten für die Lithografie steigen durch zusätzliche Tricks wie etwa »Double Patterning« sehr stark an. Deshalb konzentriert sich SuVolta derzeit auf diese Prozesse.