FutureSummits 2019 des Imec Schichtwechsel bei CMOS

Die Logik-Roadmap aus der Sicht der Imec-Forscher

Das Imec arbeitet seit eh und je an der Skalierung von CMOS-Technologien. Da die Skalierung immer aufwendiger wird, geht das Imec neue Wege, um den Flächengewinn aufrecht zu erhalten.

Da die Verkleinerung der Transistorstrukturen immer schwieriger wird, will das Forschungsinstitut den bislang üblichen Schichtaufbau von ICs ändern und auch die ungenutzte Wafer-Rückseite beispielsweise für die Stromversorgung nutzen – das spart Platz, erhöht die Systemleistung und verringert die Komplexität der BEOL-Prozesse (Back End Of Line).

Schön war die Zeit, die Julien Rykaert, Program Director 3D Hybrid Scaling beim Imec, als „Happy-Scaling-Era“ bezeichnet. Damals hat sich die Anzahl der Transistoren alle zwei Jahre verdoppelt, die Kosten blieben gleich. Ungefähr 2005 haben sich die Zeiten geändert – auf „Happy Scaling“ folgte mit dem 65-nm-Knoten laut Rykaert die „Less Happy Scaling Era“, wo nicht mehr alle Vorteile der Skalierung – mehr Transistoren, weniger Kosten, geringere Leistungsaufnahme – im gleichen Ausmaß zum Tragen kamen. Ab 20 nm wiederum kamen die planaren Transistoren an ihre Grenzen, was bei 14 nm zur Einführung von FinFETs führte. »Zwischen 10 und 7 nm sind die Kosten aufgrund des erforderlichen Multi-Patternings sprunghaft angestiegen«, so Rykaert weiter.

Dementsprechend wurden ab 10 nm zunehmend DTCO-Techniken genutzt. DTCO steht für Design Technology Co-Optimization und umfasst Ansätze wie neue Transistorarchitekturen (Nanosheet-Transistoren, CFETs), neue Materialien (wie Germanium für den Kanal oder Ruthenium als Kupferersatz in der Verdrahtung) oder neue Interconnects (Buried Power-Rails, Airgap). Das muss aus Rykaerts Sicht mit STCO-Methoden (System Technology Co-Optimization) bei der SoC-Skalierung und auf Systemebene ergänzt werden. Zu STCO-Ansätzen auf Systemebene gehören neue Rechenarchitekturen (z.B. Maschinenlernen), neue Kühlungssysteme oder Gehäusetechniken (Interposer, Si-Brücken etc.). Zu den Maßnahmen auf SoC-Ebene gehören beispielsweise neue SRAM-Technologien (MRAM, VFET etc.), neue Integrationstechniken (Seq3D, 3DSOC) oder neue Interconnect-Ansätze.
3D-Techniken zählen also zu den STCO-Techniken. Rykaert sieht unter anderem in einem neuen IC-Aufbau eine Möglichkeit, auf der SoC-Ebene Fortschritte hinsichtlich Leistung und Platz zu erreichen. Liegen heute alle Verbindungen (Interconnect) einschließlich dem PDN (Power-Delivery-Network) auf der Oberseite des Wafers, könnte das PDN in Zukunft auf die Unterseite eines Wafers wandern. Damit würde sich folgender Aufbau ergeben: Unten liegt das PDN, darüber ein gedünnter Wafer mit µTSVs (Micro-Through-Silicon-Vias), darüber Logik und SRAM und ganz oben ein Carrier-Wafer, wobei auch ein komplett gestapelter Aufbau mit einem SRAM-Wafer als Carrier-Wafer möglich ist.

Laut Rykaert entwickelt das Imec im Rahmen seines 3D-Programms einen entsprechenden Backside-Prozess, erste Hardware wurde schon demonstriert und »die elektrischen Parameter sind dort, wo wir hin wollten« so Rykaert weiter.
»Mit dem Backside-PDN lässt sich die Systemleistung verbessern, die Chip-Fläche besser ausnutzen und die Komplexität der BEOL-Metallisierung verringern«, erklärt Eric Beyne, Fellow und 3D-Program Director beim Imec. Für Rykaert stellt dieser Ansatz eine Art sequenzielle Pseudo-3D-Technik dar, die die Möglichkeit für eine zweiseitige BEOL-Prozessierung bietet. Er erklärt weiter: »Eine funktionale Rückseite kann aber nicht nur für das PDN genutzt werden, sondern auch für strukturelle Interconnects, wie beispielsweise Taktbäume, oder für die Integration neuer Komponenten wie MiM-Kondensatoren, I/O- oder IGZO-Komponenten, oder für das W2W-Bonden um einen pseudosequenziellen 3D-Aufbau zu ermöglichen.«