Übergang von 2D- auf 3D-Architekturen Paradigmenwechsel auf 3D-Speicher

Jan Van Houdt, IMEC

»Als erstes dürfte 
der Paradigmenwechsel von der planaren auf die 3D-Technologie eintreten, und erst dann der 
Übergang von Ladungsbasierenden auf Widerstands-basierende Speicher.«
Jan Van Houdt, IMEC: »Als erstes dürfte der Paradigmenwechsel von der planaren auf die 3D-Technologie eintreten, und erst dann der Übergang von Ladungsbasierenden auf Widerstands-basierende Speicher.«

Der Gedanke, dass es nie genug Speicherplatz geben wird, treibt die kontinuierliche Skalierung der Halbleiterspeicher. DRAM und Flash – beides Ladungs-basierende Konzepte – bilden nach wie vor den größten Markt. Lange Zeit haben die Speicher-Experten die Widerstands-basierenden STT-MRAMs, RRAMs und PCMs als baldige Ablösung von DRAM und Flash für die Terabit-Ära prognostiziert. Meiner Überzeugung nach besteht der nächste Paradigmenwechsel der Speicher im Übergang von 2D- auf 3D-Architekturen.

Ein Blick auf die heutigen CPU-zentrischen Systeme wie PCs und Server zeigt, dass die CPU-Umgebung von embedded SRAMs dominiert wird. Sie sind von Natur aus flüchtig, dafür brillieren sie mit hohen Geschwindigkeiten. Aber ihre Speicherzellen benötigen sechs Transistoren, was sie groß macht und hohe Kosten pro Bit verursacht. Auf demselben Chip befinden sich, weniger schnell und mit höherer Dichte, diverse Cache-Ebenen, meist in Form von SRAMs oder embedded DRAMs. Off-chip, weiter entfernt von der CPU, finden sich ROMs oder NOR-Flash zur Code-Ausführung, DRAM-Bausteine als Arbeitsspeicher und nichtflüchtige NAND-Flash-Speicherchips zur Datenablage. Je weiter weg von der CPU, desto billiger, langsamer, dichter und weniger flüchtig sind die Speicher.

Klar ist: Die wachsende Funktionalität und Performance der Rechner-Plattformen treiben – neben dem Hunger der Anwender nach größeren Datenmengen und deren schnellem Austausch – die Skalierung der Speichertechnologien. Lange Zeit haben die Speicherhersteller von einem einzigen, skalierbaren Speicherkonzept im Sinne von »unified memory« geträumt, das alle genannten Speichertypen ersetzen kann.

Diese Idee ist mittlerweile vom Tisch: Elektronische Systeme erfordern immer mehr Speicher unterschiedlicher Größen und Spezifikationen. In der Terabit-Ära erwarten wir noch komplexere Speicherhierarchien. Kurz vor ihrer Einführung stehen zwei neue Architekturen: SCM (storage class memory) und embedded nichtflüchtige Speicher (e-NVM). SCM überbrückt die Lücke zwischen DRAM und Flash als Zwischenstufe zwischen hochdichtem Flash und High-performance DRAM in bezug auf Latenz, Geschwindigkeit und Kosten. SCM geht dabei hauptsächlich in die Server-Märkte für Google, Yahoo oder Facebook. Diese profitieren von dieser neuen Klasse von Speichern, die nicht unbedingt einen Datenerhalt von zehn Jahren benötigen. e-NVM ist heute nur in Spezialanwendungen präsent – etwa in Microcontrollern und Smartcards. Die heutigen nichtflüchtigen Technologien wie Flash sind zu komplex, um sie in High-end-CMOS-Schaltungen einzubetten. Doch besonders für mobile Anwendungen zeigt sich wachsender Bedarf für eine neue embedded Speichertechnologie.

DRAM und Flash: Skalierungsprobleme

DRAM und Flash sind heute dominant. DRAM-Chips gibt es mit Speicherdichten von bis zu 8 GBit in 25-nm-Technologie. Flash bietet mittlerweile 16-nm-Half-Pitch-Strukturen, mit 128 GBit auf einem einzigen Chip und zwei oder sogar drei Bits pro Zelle. Beide sind Ladungs-basierend, was für gewisse Probleme bei ihrer weiteren Skalierung sorgt.

DRAM ist strukturell ein sehr einfacher Speichertyp mit einem Transistor und einer Kapazität, die entweder geladen oder ungeladen ist. Doch mit fortschreitender Skalierung verschärft sich das Problem des periodischen Refreshment. Heute wird der Inhalt von DRAMs etwa 16 Mal pro Sekunde aufgefrischt, was bei der relativ langsamen Kondensatorentladung ausreicht. Bei weiterer Skalierung muss der Kondensator häufiger aufgefrischt werden, was in puncto Performance kontraproduktiv ist. Der Grund: Die Skalierung des Kondensators vergrößert nicht nur den Leckstrom, sondern auch das Seitenverhältnis, das für konventionelle doppelseitige Kondensatoren bereits den Faktor 35 erreicht. Eine neue One-Pillar-Architektur mit neuen Elektrodenmaterialien und Dieletrika mit höherem k-Wert bietet eine teilweise Lösung dieses Problems. Doch auch diese Kondensatoren lassen sich nicht auf Dimensionen unterhalb 15 nm skalieren.

Gleichwohl kann das DRAM-Scaling zunächst weitergehen, wenn auch nicht im klassischen Sinne. Ein interessanter Weg der Skalierung in bezug auf Performance und Leistung ist das 3D-Stacking mehrerer DRAM-Die – also vertikales Stapeln. Deren funktionale Verschaltung über Through-Silicon-Vias (TSV) führt zum HMC (Hybride Memory Cube), der auch zahlreiche Logikfunktionen umfasst und die Optimierung des gesamten Systems ermöglicht. Ein Nachteil dieser Lösung besteht in den hohen Kosten, weil TSV immer noch eine recht teure Technologie ist.

Für Flash ist die Lage komplizierter. Flash speichert die Information in einem Array von Speicherzellen, die meist als Floating-Gate-Transistoren realisiert sind. In traditionellen Speichern speichert jede Zelle ein Bit, weiter fortgeschrittene halten zwei oder auch drei Bits pro Zelle. Heute bieten NAND-Flash-Zellen in 4F2-Layout die kleinsten Abmessungen. Wenn man den Half-Pitch des Zellen-Arrays verkleinert, vergrößert sich die beim Tunneln eines Elektrons in Richtung des Floating-Gate auftretende Änderung der Schwellenspannung erheblich auf mehrere Hundert Millivolt. Dies begrenzt beim 10-nm-Technologie-Node die Programmiergenauigkeit drastisch. Wenn keine neuen Lösungen für dieses »single electron limit« gefunden werden, kann dies das Ende der planaren NAND-Technologie bedeuten, weil dann nicht mehr genug Elektronen verfügbar sind.

Die attraktivste Lösung dieses Problems ist der Umstieg auf 3D. Aber nicht in Form von Die-Stacking wie beim DRAM, sondern durch das Stapeln vertikaler Zellen in einer Charge-Trap-Flash-Architektur. Im Sinne dieses BiCS-Konzepts (bit cost scaling) werden die Transistoren der Speicherzellen vertikal angeordnet, um die Dichte weiter zu erhöhen. In diesem Prinzip lassen sich derzeit bis zu 32 Zellen einer funktionalen Schaltung aufeinander stapeln. Erste Produkte sind bereits auf dem Markt.