Microsemi pusht RISC-V weiter Komplettes Ecosystem für RISC-V

Vollständiges Ecosystem für RISC-V.
Vollständiges Ecosystem für RISC-V.

Microsemi ist 2015 der RISC-V-Foundation beigetreten, hat 2016 seinen ersten RISC-V-Core in einem FPGA vorgestellt, und liefert jetzt mit Mi-V ein komplettes Ecosystem für die Entwicklung mit RISC-V nach.

Microsemi bietet seit langem FPGAs mit ARM-Cores (Cortex-M1 und Cortex-M3) an, tritt seit knapp zwei Jahren aber auch als großer Befürworter der RISC-V-ISA (Instruction Set Architecture) auf. Ted Marena, Maketing Director bei Microsemi, erklärt die Gründe dafür:

## RISC-V ist eine kostenlose Open-Source-ISA unter einer BSD-Lizenz.

## Die RISC-V-ISA ist einfach (weniger als 50 Basisbefehle) und dank der eingefrorenen Basisbefehle auch langlebig, sprich die einmal entwickelte Software wird immer laufen.

»Mit RISC-V entstehen keine Royalties, so dass die Kosten für den Endnutzer niedriger ausfallen. Darüber hinaus ist RISC-V über alle Hardware-Plattformen problemlos portierbar. Die Investitionen in die Software sind dank eingefrorenem Befehlssatz gesichert und der offene RTL-Code erlaubt eine tiefgehende Überprüfung, so dass auch Anforderungen hinsichtlich Sicherheit und Vertrauen erfüllt und Zertifizierungsvorgänge beschleunigt werden«, fasst Marena zusammen.

Bislang bietet Microsemi die RISC-V-ISA in einer Implementierung an, dem Mi_V_RV32IMAC_L1_AHB. Der Softcore (atomic und compressed instructions) mit Multiply/Divide-Einheit und 8 KByte Daten- und Befehlscache benötigt 10.000 LEs (Logic Elements) im FPGA. Die Leistungsfähigkeit des Prozessorkerns ist beachtlich: Der Mi_V_RV32IMAC kommt im CoreMark-Benchmark auf 2,01 und liegt damit höher als ein Cortex-M1 (1,57), aber auch höher als die Softcores der Konkurrenten: NIOS II/EF (Intel/Altera) kommt auf 1,87 und MicroBlaze (Xilinx) kommt auf 1,9. Der Core kann in den IGLOO2-, SmartFusion2- und RTG4-FPGAs sowie der PolarFire-Produktreihe von Microsemi eingesetzt werden.

Jetzt stellt Microsemi eine Floating-Point-Variante vor. Der Mi_V_RV32IMACF_L1_AHB unterscheidet sich vom bereits existierenden Core dahingehend, dass er zusätzlich über eine Gleitkomma-Einheit (einfache Genauigkeit) verfügt und 26.000 LEs belegt. Marena weiter: »Im ersten Quartal nächsten Jahres werden wir einen weiteren Core herausbringen, der ohne Cache und ohne Multiply/Divide-Einheit auskommt und deshalb nur 4.000 LEs im FPGA belegt.« Darüber hinaus seien durchaus noch weitere Soft-Cores möglich, je nachdem was der Markt in Zukunft benötige.