Chiplet-Ökosystem wächst IC-Designkosten um 70 Prozent senken

Mit der zGlue Integration Platform (ZiP) will zGlue das Design von SoCs auf Basis von Chiplets von Grund auf neu auslegen.
Mit der zGlue Integration Platform (ZiP) will zGlue das Design von SoCs auf Basis von Chiplets von Grund auf neu auslegen.

Chiplets sollen die Kosten für das Design und die Fertigung von komplexen Chips deutlich senken, von mindestens 70 Prozent für Designkosten und Turn-Around-Zeit ist die Rede.

Chiplets sind Funktionseinheiten, ähnlich wie IP, allerdings als Dies in Silizium gegossen. Sie können von verschiedenen Herstellern kommen und in verschiedenen, nämlich den jeweils für die Funktionen günstigsten Prozesstechniken gefertigt sein. Diese Chiplets können dann über 2.5- und 3D-Integration zu einem SoC zusammengesetzt werden. Komplexe ICs ließen sich so legoartig zusammenbauen. Die Verfechter dieses Ansatzes sprechen schon von Hunderten bis Tausenden von Chiplets, die sich aus Bibliotheken abrufen lassen, um sie dann zu den gewünschten SoCs zu integrieren.

Dazu hat sich bereits eine aus der DARPA hervorgegangene Allianz formiert: CHIPS (Common Heterogeneous Integration and IP Reuse Strategies). Denn auch wenn es theoretisch möglich ist, aus den Chiplets komplexe SoCs zusammenzusetzen und die Nachteile der monolithischen Integration zu umgehen, gibt es noch zahlreiche Hürden zu überwinden: Schnittstellen müssen standardisiert werden, Fragen zu den Design-Tools und den Fertigungstechniken müssten noch geklärt werden. Immerhin handelt es sich um nichts weniger als eine ganz neue Design-Methode für komplexe SoCs, der gesamte Designablauf würde sich umgestalten, ein neues Ökosystem müsste entstehen. Wie die Verbindungen auf dem Substrat zwischen den Chiplets aussehen und wie sie genau gefertigt werden, muss noch untersucht werden. Denn aus vielen Chiplets ein funktionierendes SoC zu formen, das sich nach außen wie ein Chip verhält, ist keine kleine Herausforderung – mühelos und eingängig sieht das bisher nur auf Präsentationen aus.

»Komplexe ASICs in getrennte Funktionseinheiten aufzusplitten ist zu einem großen Thema für die Hersteller von ASICS und ASSPs geworden, vor allem unter solchen, die ihre Chips für den Einsatz in Datenzentren entwickeln. HBM-Funktionen einzubauen, um den Durchsatz zu erhöhen, auf Silizium-Ebene getestete High-Speed-Analog-Funktionen wie etwa SerDes einsetzen zu können, um das Time-to-Market zu beschleunigen, und die Ausbeute zu erhöhen, indem kleinere Funktionseinheiten jeweils für sich ins Silizium gegossen werden, sind die Hauptmotivationen hinter dem Chiplet-Trend«, sagte Patrick Soheili, Vice President Business and Corporate Development von eSilicon.

KI in der Edge

Ein weiterer treibender Faktor ist KI: Denn wenn 50-Tbit/s-Switches, KI-Beschleuniger und massiv parallel Multicore-Prozessoren zusammenarbeiten sollen, wächst die Chipgröße so stark an, dass die Belichtungsfelder des Lithografiebereichs nicht mehr ausreichen. Auf der anderen Seite müssen die Funktionen – Beschleuniger, Speicher – so nah wie möglich zusammenrücken, um die erforderliche Performance durch lange Übertragungswege nicht zu verlieren. »Auch hier bieten Chiplets einen Ausweg«, so Soheili. Weil so KI-Funktionen in Edge-Geräten möglich werden, hält er die Technik für vielversprechend: »eSilicon ist aktiv an R&D-Projekten zusammen mit Partnern in der Supply-Chain beteiligt, um die nächsten ICs mithilfe der 2.5- und 3D-Techniken zu entwickeln.«

Doch auch er sieht die Hürden, die sich der jungen Technik entgegenstellen. Er erwähnt Latency, Energieaufnahme und Kühlung, Standards, die Komplexität der Verbindungen über serielle und parallele Schnittstellen, das Packaging insgesamt genauso wie die Fertigungskosten.