Ende des Siliziums? Erster Prozessor aus Carbon-Nanotube-Transistoren

Detailaufnahme des Prozessors auf Basis von Carbon-Nanotube-FETs.
Detailaufnahme des Prozessors auf Basis von Carbon-Nanotube-FETs.

Einen Prozessor, der aus Carbon-Nanotube-Transistoren aufgebaut ist, könnte die bisherigen Silizium-ICs ablösen.

Interessant wäre das, denn die Siliziumtechnik stößt an ihre Grenzen: Es wird immer teurer und schwieriger, Transistoren auf Siliziumbasis weiter zu verkleinern – und die theoretisch erreichbare Grenze rückt schnell näher.

Einen Ausweg sehen viele Experten in Carbon-Nanotube-Feldeffekt-Tranistoren (CNFETs). Sie versprechen eine um den Faktor 10 höhere Energieeffizienz und höhere Verarbeitungsgeschwindigkeiten als ihre Brüder aus Silizium. Allerdings war es bisher schwierig, die CNFETs in der erforderlichen Qualität herzustellen. Sie enthielten bisher derart viele Defekte, dass sich mit ihnen keine funktionsfähigen Prozessoren aufbauen ließen.

Jetzt haben Forscher vom MIT neue Fertigungstechniken entwickelt, die die Zahl der Defekte reduzieren und es erlauben, den Fertigungsprozess in die traditionellen CMOS-Prozesse zu integrieren.

Das zeigten sie am Beispiel eines 16-Bit-Prozessors mit mehr als 14.000 CNFETs, die dieselben Aufgaben übernehmen konnten wie die traditionellen CMOS-Prozessoren. Der Prozessor ist auf Basis einer RISC-V-Architektur aufgebaut und er konnte alle Befehle ordnungsgemäß ausführen. Die Anzahl der CNFETs pro Fläche begrenzt im Moment noch die Länge der Nanotubes, die sich gegenüber heute aber noch merklich verringern lässt, so dass die Packungsdichte an sich kein Problem sei.

»Es handelt sich um den bei weitem fortgeschrittensten Chip, der bisher auf Basis einer alternativen Technologie vorgestellt wurde und sieht sehr vielversprechend für künftiges energieeffizientes High-Performance-Computing aus«, freut sich Max M. Shulaker, Assistent-Professor für Electrical Engineering und Computer Science (EECS) sowie Mitglied der  Microsystems Technology Laboratories vom MIT. »Carbon Nanotubes sind die bisher vielversprechendsten Kandidaten, um die Siliziumtechnik einmal abzulösen. Wir haben eine vollkommen neue  Methode entwickelt, um Chips mit Carbon Nanotubes zu bauen.«

Der neue Prozessor basiert auf einem Design, das Shulaker und Kollegen bereits vor sechs Jahren designed hatten – allerdings nur mit 178 NCFETs. Davon ausgehend haben sie sich auf drei Hauptgebiete für weitere Forschungen konzentriert: Materialdefekte, Fertigungsdefekte und Probleme der Funktionseinheiten. Seine Kollegen Gage Hill und Christian Lau übernahm dabei den Schwerpunkte des Prozessor-Designs bzw. Fertigungstechnik.

Eines der größten Probleme: Unausweichlich verhält sich ein bestimmter Teil der CNs metallisch, was ihre Schaltzeit verschlechtert oder den Schaltprozess gleich verhindert. Eine Materialreinheit von 99,999999 Prozent wäre erforderlich, um die notwendige Qualität zu erreichen – was als derzeit unerreichbar gilt.  

Die Antwort der Forscher darauf ist vielsagend: DREAM. Hinter der Abkürzung verbirgt sich »Designing Resilency against Metallic CNTs«. Das bedeutet, dass die metallischen CNTs so eingebracht werden, dass sie dem eigentlichen Rechenprozess nicht schaden. Damit konnten sie die Anforderung an die Reinheit um vier Zehnerpotenzen reduzieren, so dass die CNs nun mit nur 99,99 Prozent auskommen.

Die Forscher stellten fest, dass sich die metallischen CNs in verschiedenen Gatetypen unterschiedlich verhalten. Sie selektierten nun die verschiedenen Gate-Kombinationen, die sich in unterschiedlichen Kombinationen als robust erwiesen. Das Design-Programm lernt die optimalen Kombinationen automatisch. Wenn das Programm einen neuen Chip designed, wird es deshalb die jeweils robusten Kombinationen wählen. »Wir können nun Standard-CNs auf den Wafer integrieren und den Schaltkreis wie bisher designen, ohne irgendetwas Spezielles tun zu müssen – wirklich ein Traum.«

Der Fertigungsablauf sieht grob folgendermaßen aus: die CNs werden in einer Lösung auf den Wafer mit vorgefertigten Transistorstrukturen aufgebracht. Dabei klumpen unausweichlich einige CNs zusammen – wie kleine Spaghetti-Bälle – die auf den Wafer wie Schmutzpartikel wirken.

Um diese Verunreinigung zu säubern, entwickelten die Forscher RINSE (Removal of Incubated Nanotubes through Selective Exfoliation). Der Wafer wird mit einer Lösung vorbehandelt, der die CN-Haftung verbessert. Dann wird er mit einem Polymer versehen und in eine spezielle Lösung getaucht. Sie entfernt das Polymer, das die großen Spaghetti-Bälle mit sich trägt. So bleiben nur die einzelnen CNs auf dem Wafer übrig. Die Dichte der unerwünschten Partikel auf dem Wafer reduziert sich damit um den Faktor 250.

Bisher war es auch schwierig N- und P-Transistoren auf Basis von CNs herzustellen. Mit Hilfe der ebenfalls neu entwickelten Technik MIXED (Metal Interface Engineering Crossed with Electrostatic Doping) konnten die Forscher auch diese Schwierigkeit überwinden. Dazu verbinden sie die CNs mit Platin und Titan so, dass sie sich wie N- bzw. P-Typ-Transistoren verhalten. Dann beschichten sie die CNFETs mit einer Oxidverbindung über Atomic Layer Deposition. Damit können sie die Transistoren auf bestimmte Charakteristiken zuschneiden. Server etwa benötigen sehr schnell schaltende Transistoren, die dafür mehr Leistung aufnehmen dürfen. In Wearables und medizinischen Implantaten kommen langsamere Transistoren zum Einsatz, die weniger Leistung aufnehmen.   

Das Hauptziel besteht darin, den neuen Prozess in die reale Welt zu bringen. Zu diesem Zweck arbeiten die Forscher mit Unterstützung der Defense Advanced Research Projects Agency (DARPA) mit einer traditionellen Fab zusammen.

Wann solche Chips tatsächlich einmal für reale Anwendungen die Fabs verlassen werden? Laut Shulaker in weniger als fünf Jahren: »Es ist nicht mehr die Frage ob, sondern nur noch wann.«