ISSCC 2011 Embedded Memory

Auch wenn schon vor Jahren auf der ISSCC zu hören war, dass im nächsten Jahr doch bitte nicht wieder ein Vortrag über die kleinste SRAM-Zelle der Welt gehalten werden soll, ist ein solcher in diesem Jahr dann doch wieder auf der Agenda zu finden - so ist das nun mal mit den Totgesagten.

Denn selbst in der totgesagten SRAM-Technologie sind immer noch Entwicklungen im Gange, wobei heute in gewisser Hinsicht sogar mehr Energie in die Technologie gesteckt werden muss als vor ein paar Jahren noch. Denn früher hat jeder Schritt zur nächst kleineren Prozessgeometrie den Flächenbedarf einer Bitzelle um rund 50 Prozent gesenkt. Doch irgendwann zwischen 45 und 32 nm wurden die Probleme, die mit kleineren Prozessstrukturen auftreten, immer größer, so dass mittlerweile die Fläche zwischen zwei Prozessknoten nur noch um 30 bis 40 Prozent schrumpft.

Mit dem 45-nm-Prozess kam dann auch die HKMG-Technologie (high k Metal Gate). Mit ihr wurden die Probleme, die die stetig sinkende Versorgungsspannung mit sich brachte, adressiert. Doch auch weiterhin sind Tricks und Kniffe notwendig, um die Probleme mit den Prozessvariationen und der damit verbundenen Unzuverlässigkeit in den Griff zu bekommen. In diesem Jahr hat beispielsweise IBM ein 64 MBit großes SRAM-Makro präsentiert, das mithilfe eines 32-nm-SOI-CMOS-Prozesses und HKMG-Technologie gefertigt wurde. Die Bit-Zelle ist mit einer Größe von 0,154 µm2 angegeben, was eine Größenreduktion um den Faktor 2 gegenüber der 45-nm-Version bedeutet. Doch die kleine Fläche ist nicht das wirklich bemerkenswerte, viel wichtiger ist, dass IBM zeigen konnte, dass dieser Speicher mit einer minimalen Versorgungsspannung von nur 0,7 V stabil arbeitet.

In die gleiche Richtung geht die Entwicklung, die das MIT präsentiert hat. In diesem Fall ging es um ein 128 KBit großes SRAM-Makro, das mithilfe eines Low-Power-CMOS-Prozesses und 28-nm-Strukturen gefertigt wurde. Die Größe einer Bit-Zelle fällt mit 0,12 µm2 im Verhältnis zum IBM-Ansatz deutlich größer aus. Dabei wird in beiden Ansätzen mit zusätzlichen Schaltungen gearbeitet, die es möglich macht, den Speicher auch mit sehr niedrigen Spannungen betreiben zu können. Und hier gibt das MIT an, dass das Speichermakro selbst noch mit einer Versorgungsspannung von 0,6 V funktioniert. Die Geschwindigkeit des Speichers reicht von 20 MHz bis 400 MHz bei Betriebsspannungen im Bereich zwischen 0, 6 und 1 V. Die aktive Leistungsaufnahme liegt dementsprechend zwischen 2,8 mW und 68,5 mW.

Bei AMD ging es in seinem Vortrag um den Level-3-Cache, der im Bulldozer-Prozessor implementiert ist. Der Chip und damit der 8 MBit große L3-Cache basieren auf einer SOI-CMOS-Technik mit 32-nm-Strukturen und HKMG sowie 11 Metallisierungsebenen. Der L3-Cache ist in vier unabhängige, 2 MBit große Unter-Caches aufgeteilt, welche wiederum ebenfalls in vier Bänke gegliedert sind. Die Größe der Speicherzelle beträgt 0,258 µm2. Der L3-Cache kann mit einer Taktfrequenz von über 2,3 GHz bei 1,1 V arbeiten, die Bandbreite beim Lesen ist mit 307 GByte/s (2,4 GHz) angegeben, die Bandbreite beim Schreiben mit 154 GByte/s.