Cadence Design-for-Manufacturing-Services für 40-nm-Prozess von TSMC

Mit den DFM Services von Cadence Design Systems will das Unternehmen die Risiken bei der Nutzung modernster Prozesse (40 nm und kleiner) reduzieren und den Entwicklern einen schnellen Pfad zur Silicon-Realisierung ermöglichen.

Dazu beinhalten die Cadence DFM Services erstens eine Modell-basierte Simulation der Überprüfungen des Lithoprozesses und zweitens ein virtuelles chemisch-mechanisches Polieren (CMP) für TSMC Technologien mit 40-nm-Strukturen und kleineren Geometrien. Dadurch sollen Entwicklungsteams effiziente Hilfe bei der Identifizierung von Litho- oder CMP-Hotspots bekommen, um diese vor der Fertigung zu beheben.

»Bei 40 Nanometern ist es erforderlich, dass Design-Teams DFM-Probleme während des gesamten Entwurfsprozesses berücksichtigen«, sagt Suk Lee, Direktor, Design Infrastructure Marketing bei TSMC. »Cadence DFM-Services sind das Ergebnis einer langen Zusammenarbeit und zielen darauf, unsere gemeinsamen Kunden dabei zu unterstützen, die hohen Anforderungen, die bei der Fertigung von Wafern kleinster Prozessgeometrien auftreten, zu meistern.«