Imec Der Prozessspezialist

Die Roadmap im Bereich der Prozessoren

Je nach Anwendungsgebiet – IoT, Mobilkommunikation, Networking und Server – sind die Anforderungen an Rechenleistung, Speicher und Interconnect unterschiedlich.

Das Imec arbeitet mit mehr oder minder allen führenden Halbleiterunternehmen an Weiterentwicklungen, damit auch die zukünftigen Anforderungen erfüllt werden können.
Dr. An Steegen, Executive Vice President Semiconductor Technology and Systems beim Imec, gibt einen Überblick über den derzeitigen Stand in den verschiedenen Anwendungsgebieten und über die nächsten Schritte:

# Im IoT-Segment setzen die IC-Hersteller mittlerweile langsam auf Bulk-CMOS-Prozesse mit 40, 28 oder 22-nm-Strukturen, aber auch auf FD-SOI und auf Embedded Flash. In Zukunft werden die IC-Hersteller ihrer Meinung nach verstärkt 28- und 22-nm-Bulk-CMOS-Prozesse nutzen, aber auch 14-nm-FinFET- und 12-nm-FD-SOI-Technologien. Steegen: »Hier wird es zu einem vermehrten Einsatz neuer Speichertechnologien wie ReRAM und MRAM kommen.«

# Im Mobile-Segment kommen bereits heute modernere Fertigungsprozesse zum Einsatz, denn laut Steegen werden hier bereits 16-, 14- und 10-nm-FinFET-Prozesse genutzt. Außerdem kommt hier kein eFlash zum Einsatz, sondern DRAMs und NAND-Speicher. Laut ihrer Aussagen werden heute DRAMs mit 21/20-nm-Prozessen (LPDDR mit POP-Topologie – POP: Package-on-Package) genutzt, bei 3D-NAND-Speicher sind es Versionen mit 48 bzw. 64 Layern. Im nächsten Schritt wird EUV (heute: Immersion-Lithografie) zum Einsatz kommen und damit ICs auf Basis von 7- bis 3-nm-FinFETs bzw. Nanowire-artigen Transistoren gefertigt; die DRAMs sollen auf 18- bis 12-nm-Strukturen basieren. Bei den 3D-NAND-Speichern wiederum geht die Anzahl der Layer weiter nach oben, Steegen erwartet, dass in Zukunft zunehmend Varianten mit 96 bis 512 Layern zum Einsatz kommen werden. Sie erwartet außerdem, dass in diesem Marktsegment in Zukunft die FOWLP-Technik (Fan-out Wafer Level Packaging) sowie High-Speed-Analog/HF-Techniken zum Einsatz kommen werden.

# Im Networking-Bereich werden heute bereits 14-nm-FinFET-Technologien zur Fertigung (Immersions-Lithografie) genutzt. Die DRAMs basieren auf 21/20-nm-Strukturen und bei den 3D-NAND-Speichern werden Versionen mit 48 bis 64 Layern eingesetzt. Im Networking-Bereich kommt bereits die Photonik zum Einsatz und zwar zur Verbindung von mehreren Chips. Steegen erwartet auch hier, dass die EUV-Technik verstärkt in der Fertigung gesetzt wird, denn auch hier findet im nächsten Schritt der Übergang auf FinFETs mit 7 bis 3 nm bzw. Nanowire-ähnlichen Transistoren statt. Für die DRAMs werden 18- bis 12-nm-Prozesse eingesetzt, bei den 3D-NAND-Speicher wird die Anzahl der Layer auf 96 bis 512 erhöht. Im Networking-Bereich soll die Photonik auch innerhalb eines Chips zum Einsatz kommen und optische Interposer.

# Auch die Hersteller von Server-ICs setzen bereits jetzt auf 14-nm-FinFET-Prozesse, DRAMs werden mit 21/20-nm-Strukturen gefertigt, wobei auch 3D-DRAMs zum Einsatz kommen. Dazu kommen noch 2D-SCMs (Storage Class Memory) und 3D-NAND-Speicher mit 48 bis 64 Layern. Laut Steegen nutzen die Hersteller von Server-ICs bereits moderne Integrationsmöglichkeiten wie 3D-Techniken mit TSVs (Through Silicon Vias) und Interposer auf Siliziumbasis. Der Interconnect zwischen den ICs erfolgt entweder elektrisch oder optisch. Im nächsten Schritt ist ein Teil der Entwicklungen mit denen im Networking-Bereich vergleichbar: So soll der Übergang auf FinFETs mit 7 bis 3 nm bzw. Nanowire-ähnlichen Transistoren und DRAMs stattfinden, die mithilfe von 18- bis 12-nm-Prozessen gefertigt werden. Es sollen aber auch zunehmend 3D-Multi-Stacked-DRAMs zum Einsatz kommen. Bei den SCMs wiederum findet der Übergang zu 3D-SCMs statt und es werden 3D-NAND-Speicher mit 96 bis 512 Layern zum Einsatz kommen. Steegen erwartet außerdem, dass dann eine Flüssigkeitskühlung notwendig sein wird und die Photonik auf dem Chip selbst zum Einsatz kommt sowie optische Interposer genutzt werden.

Wichtige Forschungsergebnisse

Imec und Unisantis Electronics Singapore, Spezialist für Surrounding-Gate-Transistoren (SGT: Transistoren mit umschließendem Gate) haben gemeinsam einen Prozess für SGT-6T-SRAM-Zellen entwickelt, die eine Fläche zwischen 0,0184 und 0,0205 µm2 belegen, was den Vorgaben des N5-Technologieknotens (5 nm) entspricht bzw. diese übertrifft. Damit sind die vertikalen SGT-Zellen um 20 bis 30 Prozent kleiner als SRAM-Zellen mit horizontalen Gate-All-Around-FETs. Laut Steegen sind sie ihnen gegenüber aber in Bezug auf Betriebsspannung, Standby-Leckströme und Stabilität überlegen. Der SGT ist eine vertikale Gate-All-Around-Architektur, die Unisantis als Basis für eine universelle Silizium-Technologieplattform für DRAM, NAND, Flash und SRAM entwickelt hat. »SGTs haben alle Vorteile von horizontalen Gate-All-Around-Transistoren, sie erlauben eine nahezu perfekte elektrostatische Kontrolle des Transistorkanals«, erklärt Professor Fujio Masuoka, Director und CTO bei Unisantis und Erfinder des SGT-Konzepts. »Aber da der Kanal vertikal verläuft, bietet das Konzept die Möglichkeit, die Fläche im Vergleich zu horizontalen Nanodraht-basierten Transistoren deutlich zu verkleinern.«