Encounter RTL-to-GDSII Flow von Cadence beschleunigt High-Performance Giga-Scale 20nm Designs Cadence verknüpft RTL-Synthese mit physikalischer Implementierung

Mit der neuesten Version des Cadence Encounter RTL-to-GDSII Flow von Cadence Design Systems lassen sich High- Performance und Giga-Scale-Designs bis hinunter zu 20 nm realisieren. Der neue RTL-to-GDSII Design-, Implementierungs- und Signoff-Flow wurde in enger Zusammenarbeit mit IP- und Foundry-Partnern sowie Kunden entwickelt.

Mit dem Flow soll eine effiziente Entwicklung von SoCs möglich sein, bei der alle drei wichtigen Anforderungen - Stromverbrauch, Leistungsfähigkeit und Flächenbedarf – berücksichtigt werden können. Die neue Encounter 20-nm-Methodik bietet eine Correct-by-Construction Double-Patterning Unterstützung an und deckt damit den gesamten Bereich von Floorplanning über Platzierung und Routing bis hin zu Signoff-Timing, Power und physikalischer Verifikation ab. Dieser Ansatz ermöglicht eine effizientere Nutzung der Die-Fläche bei 20 nm Designs, die mithilfe von Double-Patterning-realisiert werden und ermöglicht eine verbesserte Durchführung von Entwicklungsänderungen (ECO). Erweiterungen bei dem Cadence Physical Verification System stellen eine Foundry-qualifizierte 20-nm-In-Design-Überprüfung bereit sowie eine finale Signoff-Verifikation, um die Richtigkeit des DRC (Design Rule Checking) zu gewährleisten.

Eine weitere Neuerung in der aktuellen Version des Encounter RTL-to-GDSII Flows ist die GigaOpt Engine, welche die physikalische Synthese-Technologie mit einer physikalischen Optimierung auf eine neue Weise integriert. Hierdurch werden ein schnelleres Timing Closure und besser korrelierte Ergebnisse erreicht. Die skalierbare Optimierungs-Engine unterstützt Designs mit High-Performance- Prozessoren und macht sich die Leistung mehrerer CPUs zu Nutze, wodurch sie die Ergebnisse sehr viel schneller als konventionelle Optimierungs-Engines liefern kann. Außerdem vereint die neue differenzierte CCOpt Technologie die Clock-Tree-Synthese mit einer physikalischen Optimierung, was eine Verbesserung der Performance bis hin zu 10 Prozent und eine Reduzierung der Leistungsaufnahme und des Flächenbedarfs des Taktbaums bis hin zu 30 Prozent ermöglicht.

Ein weiteres wichtiges Element der neuen Version ist die GigaFlexTM Technologie, mit der Designs mit 100 Millionen oder mehr Instanzen entwickelt werden können. Die Entwickler können jetzt Full-Chip Design-Prototyping-Ziele in nur 10 Prozent des bisher erforderlichen Zeitaufwands erreichen und dabei mögliche Probleme früher entdecken, so dass der optimale Design-Floorplan schneller erstellt werden kann.