IEDM 2013 Bei 7 nm wird's zu teuer

"In nicht allzu ferner Zukunft könnte ein Smartphone-on-a-Chip, kurz SPoC, Realität werden."
"In nicht allzu ferner Zukunft könnte ein Smartphone-on-a-Chip, kurz SPoC, Realität werden."

Mobiltelefone haben die PCs bereits vor Jahren in puncto Stückzahlen überholt. Mit dem 28-nm- Knoten haben sie auch die technologische Führung übernommen. Wenn Qualcomm eine Skalierung irgendwann für sinnlos hält, was passiert dann mit der Technologieentwicklung?

»Die Smartphones haben die PCs stückzahlmäßig im vierten Quartal 2010 überholt. Das Gleiche sollen die Tablets noch in diesem Quartal schaffen. Wir sind also definitiv im Nach-PC-Alter angekommen. Intelligente Mobil-SoCs sind mittlerweile der Treiber für die Entwicklung und Einführung neuer Halbleitertechnologien und nicht mehr wie früher ein Prozess-Follower«, betont Geoffrey Yeap, Vice President of Technology bei Qualcomm Technologies, in seiner Keynote auf der diesjährigen IEDM-Konferenz (International Electron Devices Meeting). Denn beim 28-nm-Knoten sei die Produktion von Mobil-SoCs vor der Produktion von Computer-Prozessoren auf Basis dieser Prozessstrukturen hochgelaufen.

Das hat Folgen für die Halbleiterfertigung, denn »mobile Consumer-Produkte wie Smartphones weisen eigene Anforderungen an die Technologie auf, die sich mit den CMOS-Technologien aus der PC-Ära nicht erfüllen lassen«, so Yeap weiter. Denn im Vergleich zu den PCs gelten laut seiner Aussage jetzt folgende Anforderungen: geringe Prozess-/Bumping-Kosten mit robusten Margen für eine hohe Fertigungsausbeute; deutlich verringerte Leistungsaufnahme im Standby-Modus sowie eine geringere aktive Leistungsaufnahme; flexible Vdd und I/O-Optionen für eine größtmögliche Wiederverwendbarkeit von IP und ein umfassender Satz an aktiven und passiven Komponenten.

Im PC-Markt geht es bei der CPU vor allem um Geschwindigkeit, was mit typischen thermischen Verlustleistungen von 15 bis 30 W bis hinauf zu 100 W einhergeht. Bei den GPUs wiederum ist die Dichte das Maß aller Dinge, denn je mehr Cores auf eine gegebene Siliziumfläche gebracht werden können, desto besser ist die Leistungsfähigkeit der GPU. Im Gegensatz dazu geht es bei Mobil-SoCs für den Consumer-Markt in erster Linie um Kosten und geringe Leistungsaufnahme; »dementsprechend sind die wichtigen Technologiemerkmale für Mobil-SoCs Kosten und PPA (Anm. der Redaktion: Power Performance Area), sprich cPPA, nicht nur PPA«, fährt Yeap fort.

Wobei bei den Mobil-SoCs auch noch zwei Segmente abgedeckt werden müssen: High-End-Geräte und hochvolumige Low-Cost-Geräte. Für den letzteren Bereich kommen Siliziumtechnologien zum Einsatz, die mithilfe einer verringerten Maskenanzahl, einer geringen Prozesskomplexität, niedrigen Bumping/Packaging-Kosten etc. die geringsten Die-Kosten ermöglichen. Als gutes Beispiel für solch einen Prozess verweist Yeap auf den 28LP-Prozess. Mit diesem Prozess ließen sich trotz geringer Kosten Taktfrequenzen zwischen 1,2 und 1,9 GHz realisieren. Im Gegensatz dazu spielt bei den High-End-Geräten eine Kombination aus Geschwindigkeit/Dichte/Kosten/Leistungsaufnahme eine Rolle. Ein Prozess, der hier die richtige Balance liefert ist die 28HPm-Technologie. Der ist zwar etwas teurer, aber erlaubt Taktfrequenzen von 2,1 bis 2,5 GHz, bei ungefähr gleich hoher Leistungsaufnahme.

 

Dass in den letzten zehn Jahren die Rechenleistung (DMIPS) um den Faktor 300 gesteigert werden konnte, ist laut Yeap zum einen auf die Skalierung der Prozesse, zum anderen durch die Nutzung von mehreren Prozessorkernen erreicht worden und betont: »Das exponentielle DMIPS-Wachstum seit 2010 mit relativ konstanter Leistungsaufnahme ist nur möglich mithilfe eines holistischen Systemdesigns der MHC-Plattform.« (MHC: Mobile Heterogeneous Computing). Denn damit ist es möglich, dass für die verschiedenen Aufgaben die richtigen Prozessoren zum Einsatz kommen, was die Leistungsaufnahme minimiert, die Batterielaufzeit verlängert und die User-Experience verbessert.

Problematisch ist, dass weitere Leistungssteigerungen nicht einfach zu erreichen sind. So erklärt Yeap, dass ab dem 10-nm-Knoten die BEOL-Kosten (Back-End-Of-Line: Realisierung des gesamten Interconnects) erstmals die 50-Prozent-Hürde der gesamten Mobil-SoC-Prozesskosten übersteigen werden. Hinzu kommt noch, dass die Kluft zwischen dem Gate-Delay und dem Delay der Verdrahtung immer größer wird, Yeap spricht von einem Faktor von 1000 beim 10-nm-Knoten, wodurch die Geschwindigkeitssteigerungen auf der Transistorebene durch das steigende Widerstands- Kapazitätsprodukt (RC-Produkt) des Interconnectsystems ausgebremst werden. Hierzu moniert Yeap, dass im BEOL-Bereich in vielen Jahren eigentlich nur zwei große Durchbrüche erzielt wurden, und dass hier dringend Innovationen auf der Materialseite erforderlich wären.

Außerdem müssten zukünftige Transistoren und Metallisierungs-/Durchkontaktierungstechniken nicht nur dem Anspruch genügen, höhere Geschwindigkeiten und höhere Dichten zuzulassen, sondern sie müssten auch eine Verringerung der Leckströme sowie der Leistungsaufnahme im aktiven Modus zulassen. FinFETs wären hier eine Lösung, allerdings bemängelt er die mit FinFETs verbundenen höheren parasitären Kapazitäten. Außerdem ist es mit FinFETs nicht einfach möglich, das Back-Gate zu nutzen. FD- oder ET-SOI sei ebenfalls eine attraktive Alternative, allerdings bemängelt er in diesem Fall das mangelnde Ecosystem, die geringen Produktionskapazitäten und die hohen Wafer-Preise. Yeap mahnt abschließend, dass die Die-Kosten mit kleineren Strukturen schneller ansteigen, so dass die Flächenskalierung immer unattraktiver wird, so dass mit 7-nm-Strukturen der Punkt erreicht sein könnte, an dem eine Skalierung wirtschaftlich keinen Sinn mehr macht.