Mentor Graphics Calibre RealTime

Calibre-RealTime von Mentor Graphics
Calibre-RealTime von Mentor Graphics

Calibre-RealTime von Mentor Graphics ist eine neue Plattform, die bereits während der Layouterstellung die physikalische Verifikation in Signoff-Qualität ermöglicht. Die erste Version gestattet die sofortige Prüfung der Entwurfsregeln (Design Rule Checking; DRC) in SpringSofts Laker Custom IC-Design- und Layout-Tool. Eine Version für die Mentor Custom IC Designumgebung IC Station wird ab Juni erhältlich sein.

Die sofortige Prüfung der Entwurfsregeln geschieht mit den gleichen Calibre-Regeldateien wie im Signoff-Flow. Die neue Lösung beschleunigt dementsprechend den Schaltungsentwurf und verbessert die Qualität der Ergebnisse, da den Designern erstmals bereits während der Designphase die volle Leistungsfähigkeit der Calibre-Signoff-Engines in Verbindung mit qualifizierten Regeldateien zur Verfügung steht. Dadurch können die Entwickler ihre Layouts hinsichtlich Performance optimieren, ohne Abstriche an der Fertigungsausbeute machen zu müssen.

»Dies ist für unsere gemeinsamen Kunden eine interessante neue Möglichkeit, da sie zwei normalerweise verschiedene Aktivitäten – Design und Verifikation – zusammenbringt, die den Designer noch produktiver machen. Durch den Wegfall von Iterationen, Verzögerungen beim Datentransfer und sich ausbreitende Fehler, die häufig auftreten, wenn die physikalische Verifikation erst spät im Zyklus erfolgt, erhalten Designer Feedback in Signoff-Qualität in Echtzeit und können den gesamten Designzyklus verkürzen«, kommentiert JT Li, Vice-President der Physical Design & Technology Product Group von SpringSoft. Und Joseph Sawicki, Vice-President und General-Manager der Design-to-Silicon-Division von Mentor Graphics, merkt an: »Dadurch, dass Calibre nun auch in der Designerstellungsphase unmittelbar verfügbar ist, können wir die Abweichungen zwischen Design-Tool und Signoff DRC aufheben und Designer produktiver machen.«

Und auch die Entwickler, die sich bereits mit den neuen Möglichkeiten vertraut machen konnten, sind von den Ergebnissen begeistert. So erklärt beispielsweise Ted Buchwald, Senior-Engineer bei Mobius Semiconductor: »Um die beste Analog-Performance zu erhalten, reizen unsere Designer alle Möglichkeiten der Entwurfsregeln aus. Nachdem nun während der Layout-Erstellung Signoff-DRCs in Echtzeit zur Verfügung stehen, sind die Designer in der Lage, die LVS-DRC-LVS-Schleife zu durchbrechen. Wenn ein Block LVS-sauber ist, ist er auch DRC-sauber und somit bereit zur Extraktion. Dies verändert den Layout-Verifikations-Simulations-Flow vollständig und gestattet es, dass wir uns auf das Erreichen der bestmöglichen Ergebnisse konzentrieren. Das Tool wurde unverkennbar von jemandem entwickelt, der persönliche Erfahrung mit Analog-Layouts hat. Deshalb scheint es unauffällig im Hintergrund zu bleiben, steht aber immer zur Verfügung, wenn es gebraucht wird und zwar in der Form, in der es der Entwickler tatsächlich benötigt.«

Richard Rouse, Distinguished-Engineer bei MoSys, wiederum erklärt: »Der neue Flow lässt sich nahtlos integrieren und praktisch sofort ausführen, so dass unsere Designer von Foundries qualifizierte Verifikationsinformationen während der Designoptimierung in Echtzeit nutzen können.« Die Implementierung passe ideal in den Designflow, wodurch die Einarbeitungsphase sehr kurz ausgefallen sei. Und weiter: »Wegen der Komplexität des physikalischen Designs bei 28 nm waren wir ein wenig besorgt. Weil der Signoff-DRC jedoch unmittelbar während des Layouts zur Verfügung steht und wir uns nicht um die Konsistenz zwischen Design-Tool und Signoff DRC sorgen mussten, wurden viele unserer Bedenken zerstreut. Wir glauben, dass wir mit diesem Flow bei einer typischen Implementierung mindestens eine Woche einsparen können.«