Vom Wafer- zum Panel-Level-Packaging Fraunhofer IZM und Partner gründen Panel Level Consortium

Damit Wafer-Level-Packaging in der Produktion kostengünstiger wird, will das Fraunhofer IZM mit Industriepartnern die Technologie vom Wafer auf Panel-Formate bringen. Ein Technologiekompetenz-Zentrum und das im Juni gegründete Panel Level Consortium sollen dem Panel-Level-Packaging den Weg ebnen.

Auf der SMT/Hybrid/Packaging-Messe zeigte das Fraunhofer IZM kürzlich ein 610 x 457 mm² großes Panel - die Größe ist Standard in der Leiterplattenfertigung –, das in „Fan-out Panel Level“-Packaging-Technologie prozessiert wurde. Das Fan-out Wafer/Panel Level Packaging ist einer der neuesten Packaging-Trends in der Mikroelektronik, und das Fraunhofer IZM ist weltweit führend in der Entwicklung und Anwendung dieser Technologie.

Die Hauptvorteile sind das hohe Miniaturisierungspotenzial, ein sehr dünnes, weil substratloses Package, der geringe thermische Widerstand und exzellente HF-Eigenschaften. Die technologische Basis des Fan-out Wafer Level Packagings (FOWLP) ist ein rekonfigurierter, gemoldeter Wafer mit eingebetteten Chips und einer Dünnfilm-Umverdrahtungslage, die zusammen ein SMD-fähiges Package ergeben. Insbesondere die Induktivitäten sind mit der FOWLP-Technologie deutlich geringer als bei FC-BGA-Packages. Darüber hinaus können in die Umverdrahtungslage funktionale Komponenten wie Kapazitäten, Widerstände, Spulen und Antennenstrukturen integriert werden. Damit eignet sich die Technologie auch für den Aufbau von Multichip-Packages und System-in-Packages.
 

Das FOWLP hat sich als Packaging-Ansatz durchgesetzt, »weil man abgeschriebenes Equipment aus der Halbleiter-Fertigung einsetzen konnte«, erklärt Dr. Tanja Braun, Deputy Group Manager Assembly & Encapsulation Technologies am Fraunhofer IZM. »Im nächsten Schritt geht es nun darum, die Technologie kostengünstiger zu machen.« Den idealen Ansatzpunkt sahen die Forscher in einem größeren und gleichzeitig eckigen Format. »Das eckige Format kennen wir bereits von Einbettprozessen in die Leiterplatte. Wir können hier zudem aus der LCD- und Solarfertigung lernen«, so Braun. Diese Technologie zu entwickeln und bis in die Serie zu bringen, sehen Dr. Braun und ihre Kollegen nicht als solitäre Aufgabe der Forschung, sondern als Gemeinschaftsprojekt mit Industriepartnern. »Wir haben festgestellt, das ist ein Themenfeld, bei der wir viele Player in der Wertschöpfungskette zusammenbringen müssen.« Das Fraunhofer IZM kooperiert hierzu bereits mit namhaften Industrie-Playern, die offiziell allerdings erst zur Gründungsveranstaltung des Panel-Level-Consortiums am 28./29. Juni bekannt gegeben werden.

Aktuelle Projekte für das Fan-out Wafer/Panel Level Packaging laufen u.a. in den Anwendungsbereichen Sensorsysteme und Hochfrequenzanwendungen. Weitere Entwicklungen sind ein miniaturisierter Energy Harvester für drahtlose Herzschrittmacher und die Zustandsüberwachung mechanischer Strukturen, die derzeit im Rahmen des Horizon-2020-Projektes Smart-Memphis vorangetrieben wird. Das System besteht aus einem Piezo-MEMS-Harvester, dem Power-Management und einem Energiespeicher. Weitere Industrieprojekte beschäftigen sich u.a. mit der Beurteilung neuer Materialien für das FOWLP.