Neues Panel-Level-Packaging-Konsortium Verdrahtungsdichte bis 2 µm Linienbreite

Das zweite Konsortium zum Panel-Level-Packaging startet: Die technologischen Entwicklungen 
der industriell nutzbaren Prozesse zur Herstellung 
von Lowcost-Packages im Panel-Format sollen vertieft werden.
Das zweite Konsortium zum Panel-Level-Packaging startet: Die technologischen Entwicklungen der industriell nutzbaren Prozesse zur Herstellung von Lowcost-Packages im Panel-Format sollen vertieft werden.

Nach Abschluss seines zweijährigen Programms, in dem Basisprozesse und Demonstratoren für das Panel-Level-Packaging entwickelt wurden, geht das gleichnamige Konsortium unter dem Motto „PLC 2.0“ in die nächste Runde und will sich auch für neue Mitglieder und Themen öffnen.

Mobile Produkte im Konsumgüterbereich und das autonome Fahren sind treibende Kräfte für die Weiterentwicklung im Electronic Packaging. Das Fraunhofer IZM, Key-Player des Konsortiums, war daher die letzten zwei Jahre der optimale Standort, um mit führenden Industrieunternehmen aus Europa, USA, Japan, Korea und Taiwan Basisprozesse für das neue Panel-Level-Packaging zu entwickeln und erste Demonstratoren auf diesen großen, organischen Substraten zu realisieren.

Viele der Firmen aus dem ersten Konsortium werden in der zweiten Runde wieder dabei sein. Im Gegensatz zu den eher allgemeinen Zielen im ersten Programm des Konsortiums konzentrieren sich die Partner nun auf drei spezifische Ansätze: Erstens die Weiterentwicklung und Präzisierung der technologischen Entwicklung insbesondere in Hinblick auf die Schnittstellen zwischen den einzelnen Prozessschritten. In der zweiten Stufe sollen die Leitungsverdrahtungen immer feiner werden, und damit soll bis zu den Grenzen des Möglichen vorgedrungen werden. Aufgrund der weiteren Miniaturisierung auf Chipebene ist auch eine höhere Verdrahtungsdichte auf den organischen Substraten zwingend notwendig. Daher ist im PLC-2.0-Konsortium das Ziel, eine Verdrahtungsdichte bis zu 2 µm Linienbreite und 2 µm Abstand zu realisieren. Dabei soll auch eine möglichst hohe Systemzuverlässigkeit erreicht werden. 

Um diese Herausforderungen anzugehen, wurden im Vorfeld des PLC 2.0 weitere Geräte­installationen am Fraunhofer IZM vorgenommen. Das BMBF hat im Zuge dessen große Investitionen innerhalb der Forschungsfabrik Mikroelektronik Deutschland getätigt. Weiterhin wird es aufgrund der erfolgreichen Implementierung des Workflows nur eine Kategorie der Mitgliedschaft geben. Das Gesicht des Panel-Level-Konsortiums und die Gruppenleiterin am Fraunhofer IZM, Tanja Braun, ist zuversichtlich: »Wir planen, mit dem neuen Konsortium im Dezember 2019 unsere Arbeit aufzunehmen. Ich bin gespannt, welche Unter­neh­men sich uns anschließen und das zweite Level mit uns erreichen wollen.«

Die Expertise des Fraunhofer-Instituts für Zuverlässigkeit und Mikrointegration IZM in den Bereichen Wafer-Level-Packaging und Sub­strattechnologie war 2016 der Keim für die Gründung des Panel-Level-Packaging-Konsortiums mit 17 Industriepartnern. Das internationale Konsortium schuf die Grundlagen für industriell nutzbare Prozesse zur Herstellung von Low-Cost-Packages im Panel-Format (18 Zoll × 24 Zoll). So sind sehr dünne Komponenten entstanden, die auf das übliche Substrat verzichten, dabei aber exzellente elektrische Eigenschaften und nur einen sehr geringen thermischen Widerstand besitzen. Wegen der kurzen elektrischen Verbindungen sind diese Packages hervorragend für Hochfrequenz-Anwendungen wie 5G und Radaranwendungen (z.B. für das autonome Fahren) geeignet.

Die Leistungen, die im ersten Konsortium erreicht wurden, sprechen für sich: Im ersten Jahr wurde die gesamte Prozesskette von der Montage über das Formen bis hin zur Gerätevereinzelung auf einem Halbformat-Panel (18 Zoll × 12 Zoll) etabliert und optimiert. Hierzu wurden Testverfahren und Demonstratoren entwickelt sowie erste Zuverlässigkeitstests durchgeführt. Im zweiten Jahr konzen­trierte sich das Konsortium dann auf die Modifizierung des Designs. Basierend auf den Ergebnissen des ersten Jahres wurde die Technologie vom Halbformat zum Vollformat (18 Zoll × 24 Zoll) skaliert und vertikale Verbindungselemente (VIE) sowie passive Komponenten wurden integriert. Insgesamt wurden in diesen zwei Jahren über 110 Panels hergestellt und nahezu 300.000 Chips zusammen mit 30.000 SMDs eingebettet. Neben diesem technischen Fortschritt wurde ein umfassendes Kostenmodell aufgestellt, welches je nach Anwendung und Materialanfrage angepasst werden kann.

Tanja Braun und Michael Töpper haben die Standardisierung der Panelgrößen auf verschiedenen öffentlichen Veranstaltungen erörtert. Im Rahmen von SEMI wurde eine Initiative zur Standardisierung eingerichtet, an der Mitglieder des Panel-Level-Konsortiums beteiligt sind. Das Konsortium 1.0 gilt als das beste in diesem Bereich. Zum Erfolg des PLP-Konsortiums haben neben dem Fraunhofer IZM folgende Partner beigetragen: Ajinomoto-Gruppe, Amkor Technology, ASM Pacific Technology, Atotech Deutschland, Österreich Technologie & Systemtechnik, Brewer Science, Evatec, Fujifilm Electronic Materials USA, Hitachi Chemical, Intel, Meltex, Merck KGaA, Mitsui Chemicals Tohcel-lo, Semsysco, ShinEtsu Chemical, Süss MicroTec und Unimicron.