FalconEye: 3-Level-Referenz-Design zur Space-Vector-Modulation Leichter Einstieg in die 3-Level-Topologie

Umgesetzt wird die 3-Level-SVPWM vom Low-Cost-FPGA Cyclone-IV von Altera. Die gesamte Steuerungs- und Regelungslogik befindet sich in einem einzigen FPGA. Dementsprechend kommt das Design mit einer hochintegrierten, leistungsfähigen Einchip-Lösung aus.
Umgesetzt wird die 3-Level-SVPWM vom Low-Cost-FPGA Cyclone-IV von Altera. Die gesamte Steuerungs- und Regelungslogik befindet sich in einem einzigen FPGA. Dementsprechend kommt das Design mit einer hochintegrierten, leistungsfähigen Einchip-Lösung aus.

Gemeinsam mit den Herstellern Altera, Avago und Infineon hat EBV Elektronik das 3-Level-Referenz-Design »FalconEye« entwickelt: Infineon steuert die IGBT-Leistungsstufen, Avago die Gate-Treiber und die Sigma-Delta-A/D-Wandler bei. Die FPGAs für die Ansteuerung kommen von Altera. Konzipiert ist das »3-Level-Design« für 10-kW-Inverter. Anwendungsbeispiele sind unterbrechungsfreie Stromversorgungen, Smart-Grid-Inverter und die Ansteuerung von Hochleistungsantrieben.

Das Kit ist modular aufgebaut und wird - im Rahmen eines NDAs - komplett mit Source-Code ausgeliefert, so dass es sich ideal als Einstieg in die 3-Level-Topologie eignet. Das FalconEye mit den 3-Level-Power-Modulen ist bereits die dritte Evolutionsstufe des FalconEye-Designs.

Die im FalconEye eingesetzte 3-Level-Topologie bietet eine sehr effiziente Methode zur Space-Vector-Modulation (SVPWM). Dabei reduziert sich der Entwicklungsaufwand bei der Erzeugung der Gate-Ansteuersignale für Inverter mit NPC-Topologien (NPC: Neutral-Clamping-Point) laut Aussage von EBV deutlich. Das Mapping der Schaltsequenz auf den 3-Level-Inverter erfolgt ganz automatisch, und zwar bei minimaler Schaltfrequenz und optimaler Regelung des Neutralpunkt-Potentials. Umgesetzt wird die 3-Level-SVPWM mit dem Low-Cost-FPGA Cyclone-IV von Altera. Die gesamte Steuerungs- und Regelungslogik befindet sich in einem einzigen FPGA. Dementsprechend arbeitet das Design mit einer hochintegrierten, leistungsfähigen Einchip-Lösung.

Dabei besteht die Möglichkeit, die Stromregelungung in VHDL oder auf einem Prozessor zu implementieren, der sich entweder in dem FPGA - beispielsweise in Form eines Nios-II-Cores - oder auch extern befinden kann. Der VHDL-Block ist in mehrere Unterblöcke aufgeteilt. Als Eingang wird ein 2-Level-Spannungsvektor erwartet, der daraus die Ansteuerung der 3-Level-SVM erzeugt und den Stromvektor für die übergeordnete Stromregelung bereitstellt.

Dabei misst das System zunächst mit Hilfe von Sigma-Delta-A/D-Wandlern die Phasenströme, um sie dann in Sinc3-Filtern zu verarbeiten, die sich innerhalb des FPGAs befinden. Die Sigma-Delta-Signale lassen sich zur Erkennung von Überströmen beziehungsweise nach intensiverem Filtern für die Regelschleife verwenden. Auch die Spannungen im Gleichstrom-Zwischenkreis misst das System mit Hilfe von Sigma-Delta-A/D-Wandlern.

In dem 3-Level-Referenzdesign ist der VHDL-Block mit einem Stromregelungs-Algorithmus integriert, der in der Programmiersprache C implementiert ist und sich im Nios-Mikrocontroller innerhalb des FPGAs befindet. Dieser Algorithmus stellt die Spannungsvektoren für die 3-Level-SVM zur Ansteuerung eines bürstenlosen Wechselstrommotors zur Verfügung, bei dem die Stromrückkopplung gemessen und an den Stromregelungs-Algorithmus weitergeleitet wird.