Fraunhofer IIS Brillante Vorentwicklung sucht Abnehmer für neues Produkt

Das Fraunhofer IIS hat mit Partnern wie IMST die NAPA-Chip-Architektur für Satellitennavigation mit zweikanaligem Multistandard-Empfang entwickelt. Der IPCore wurde von TSMC als Prototyp implementiert und steht als Plattform zur gemeinsamen Weiterentwicklung und späteren Lizenzierung zur Verfügung.

GNSS-Receiver (Global Navigation Satellite System), die verschiedene Frequenzbänder und Systemstandards nutzen können, haben den Vorteil, dass sie auch in schwierigen Umgebungen wie Häuserschluchten oder bewaldetem Gelände eine zuverlässige Positionierung ermöglichen. Die NAPA-Architektur ist in der Lage, folgende GNSS-Signale synchron und gleichzeitig zu verarbeiten: GPS-Signale auf der L1- (C/A-Code) und der L5-Frequenz, GLONASS-Signale auf der G1-Frequenz (L1OF FDMA) sowie Galileo-Signale auf den E1- und E5a-Frequenzen.

Dr. Wolfgang Felber, Abteilungsleiter im Bereich Lokalisierung und Vernetzung im Fraunhofer IIS, fasst die Vorteile von NAPA zusammen: »Mit der NAPA-Architektur kann eine hohe Genauigkeit und Zuverlässigkeit in der Satellitennavigation ermöglicht werden. Die Architektur lässt sich anwendungsspezifisch skalieren und wurde mit Fokus auf kostengünstige Lösungen für den Massenmarkt in den bisherigen Vorentwicklungen ausgelegt. Mit Hilfe des bestehenden Demonstrators in 65-nm-Technologie kann das NAPA-Funktionsprinzip nachgewiesen werden, das damit weitere einfache kundenspezifische Anpassungen in Richtungen Robustheit, Energieeffizienz bzw. weitere Geräteintegration für eine Produktentwicklung ermöglicht.«

Die grundsätzlich höhere Genauigkeit von NAPA wird dadurch erreicht, dass ionosphärische Laufzeitfehler reduziert werden, die eine Abweichung von bis zu 20 m verursachen können. NAPA misst parallel auf unterschiedlichen Frequenzen und eliminiert damit den ionosphärischen Fehler fast komplett durch eine Linearkombination. Das Satelliten-Akquisitionsmodul ist mit einem eigenen FFT-Core ausgestattet, auf dem der so genannte „Parallel-Code Phase Search“-Algorithmus läuft. Der Datenerfassungsprozess läuft iterativ über alle möglichen Satelliten und über einen Satz von Dopplerwerten. Die Erfassung der GLONASS-Signale erfolgt über einen Hardware-Mischer, der mithilfe von Software auf verschiedene G1- Trägerfrequenzen eingestellt werden kann. Die L5/E5a-Signale werden nicht über dedizierte Hardware erfasst, sondern indem ein Hand-Over aus dem L1/E1-Band oder Tong-Suchtechniken angewandt werden. Um die Datenerfassung zu beschleunigen, wurde dedizierte Logik auf Basis eines neuen patentierten Algorithmus implementiert. Mit diesem ist NAPA in der Lage, Doppler von allen L1/E1-Satelliten mit einer Genauigkeit von 2 Hz in einem Rechenschritt zu bestimmen. Dieses Verfahren ist schneller als aktuell verwendete, und es erhöht die Genauigkeit der Dopplerbestimmung, so dass die Regelschleifen robuster einschwingen können. Das Akquisitions-Modul selbst ist mit eigenem Speicher versehen, um die FFT zu beschleunigen. In diesem Speicher können aber auch Schnappschüsse von eingehenden Signalen für eine weitergehende Signalanalyse abgelegt werden. Die 40 Kanäle des integrierten Tracking-Moduls können jedem System (Galileo, GPS, GLONASS, etc.) und allen Signalen (L1/L5, E1/E5a, G1) auf den beiden Empfangsbändern zugewiesen werden.

»Das Besondere an NAPA ist«, sagt Norbert Schuhmann, Head of Digital Systems Group, ASIC and SoC Research & Development ebenfalls im Fraunhofer IIS, »dass es gelungen ist, nicht nur mehrere Frequenzbänder und Konstellationen nutzen zu können« – das kann beispielsweise die Teseo-Familie von STMicroelectronics auch –, »sondern dass das analoge HF-Frontend und das digitale Basisband einschließlich eines Embedded-Prozessors auf einem System-on-Chip implementiert werden konnte. Um zusätzlich die Verlustleistung dynamisch auf ein Minimum zu reduzieren, wurden mehrere Optionen implementiert und Low-Power-Designmethoden verwendet.«

Für die Bearbeitung der GNSS-Funktionalität werden bevorzugt dedizierte Hardware-Module verwendet. Die Hauptaufgabe des Embedded-Prozessors, der mit bis zu 150 MHz arbeitet, besteht darin, dynamisch das HF-Frontend zu konfigurieren und die verschiedenen Receiver-Komponenten zu kontrollieren. Damit stößt der Prozessor die Datenerfassung an, initialisiert die Tracking-Kanäle und steuert die verschiedenen Regelschleifen für die Signalverfolgung. Für die Kommunikation mit der Systemumgebung stehen Standardschnittstellen zur Verfügung. Durch Nutzung des Ressourcen-effizienten eCos-Betriebssystem können zum Beispiel zusätzliche Überwachungs- und Verarbeitungsalgorithmen einfach in Software implementiert werden.

Das NAPA-SoC wurde bereits als Prototyp in der Low-Power-65-nm-Technologie von TSMC gefertigt. Der Chip hat eine Größe von 4,5 x 5,0 mm², die Versorgungsspannung liegt bei 1,2 V, und die Schnittstellen werden mit 1,8 V versorgt. Das ASIC wurde erfolgreich getestet und seine Funktionen verifiziert. Schuhmann weiter: »NAPA eignet sich durch seine Eigenschaften beispielsweise für Automotive-Anwendungen wie ADAS oder autonomes Fahren, tragbare Navigationsgeräte, Maschinensteuerung für die Agrarwirtschaft oder Asset-Tracking.« Der modulare IP-Core steht als flexibles Plattformdesign zur Verfügung und kann je nach den Anforderungen der Applikationen optimiert und erweitert werden. Ebenso werden flexible Lizenzierungsmodelle auf Anfrage angeboten.