Wandeln und sparen

Wandeln und sparen

Bei der Realisierung dieses Prinzips, etwa bei einer Abtastrate von 50 MSample/s, bleiben den Wandler-Entwicklern nur etwa 2 ns für jeden Wandlerschritt in einem 9-Bit-Wort. Laden und Rücksetzen der Schaltung in diesem extrem kurzen Zeitfenster würde einen enorm großen Puffer für Vref erfordern und, in Verbindung mit dem schnellen Takt zum Steuern des Durchlaufs, in unakzeptablem Leistungsverbrauch resultieren. Es waren genau diese beiden kritischen Parameter, die IMEC bei der Entwicklung der neuen Low-Power-Architektur hinterfragt hat [2]. Statt der aktiven Ladungsverteilung in den Kondensator-Arrays konventioneller SARA/ D-Wandler nutzt das neue Konzept eine passive Ladungsverteilung zum Sampeln des Eingangssignals und für den Successive-Approximation- Zyklus (Bild 3). Die SAR-A/D-Wandlerarchitektur von IMEC arbeitet nicht länger per Spannungsvergleich, sondern vollständig im Ladungsbereich. In einem ersten Schritt fließt eine dem Eingangssignal proportionale Ladung in einen Kondensator. Beim Ausführen des Algorithmus zur sukzessiven Approximation werden Referenzladungen hinzugefügt oder subtrahiert, bis das Ergebnis auf Null konvergiert. Zum Addieren und Subtrahieren der Ladungen kommen einfache passive Schalter zum Einsatz, anstelle der aktiven Schaltungen zur Ladungsverteilung in konventionellen SAR-Wandlern. Die einzigen in der Architektur verbliebenen aktiven Elemente sind der Komparator und der digitale Controller.

Die zur Ladungsverteilung zwischen den Kondensatoren notwendige Zeit hängt nun nur vom Einschaltwiderstand des Schalters und der Größe der Kapazitäten ab. Deshalb kann dies sehr schnell gehen, typisch in weniger als einer Nanosekunde. Außerdem ist das ein komplett passiver Vorgang, er verbraucht keinerlei Leistung.

Da die Referenzkondensatoren vor der aktuellen Wandlung alle auf den Pegel der Spannungsversorgung vorgeladen sind, benötigt diese Schaltung auch keine schnellen Operationsverstärker und erleichtert ganz wesentlich die Anforderungen an den Puffer. Das größte fundamentale Hindernis, die Verlustleistung zu verringern, fällt damit weg.

Um den zweitgrößten Anteil im Leistungsverbrauch zu eliminieren, also die Notwenigkeit eines schnellen Takts zum Steuern des SAR-Algorithmus’, implementierte das Entwicklerteam einen asynchronen Controller. Jedes Mal, wenn der Komparator das Ausgangssignal »Valid« abgibt, wird automatisch der nächste Iterationsschritt getriggert. Nach neun Schritten (in einem 9- Bit-A/D-Wandler) werden die Ausgangsbits umgeschaltet, die Abtastkondensatoren zurückgesetzt und die Referenzen für das nächste Eingangssignal voreingestellt. Die gesamte Wandlungszeit beträgt 20 ns. Das ergibt eine maximale Abtastrate von 50 MSample/s.

Neben diesen wesentlichen konzeptionellen Änderungen trägt eine Vielzahl weiterer Adaptationen zum Endergebnis bei. So verbraucht der Komparator im inaktiven Zustand keine Leistung. Damit skaliert der Leistungsverbrauch des Wandlers linear mit der Abtastfrequenz. Außerdem musste das Design die spezifische Gestaltung des Kondensator- Arrays einbeziehen.

Der FOM-Wert von IMECs neuem SAR-A/D-Wandler liegt bei 0,065 pJ pro Wandlerschritt, das ist 3,7 Mal besser als jener, der in der Literatur beschriebenen Wandler derselben Prozessgeneration. Selbst im Vergleich mit Hochgeschwindigkeitswandlern, die sich noch in der Entwicklung befinden, ist der Wert um den Faktor 2,5 besser. Da keiner der Schaltungsblöcke statische Leistung verbraucht, gilt diese Bewertung bis herab zu sehr niedrigen Abtastraten. Der SAR-ADC-Chip wurde in 90-nm-CMOS gefertigt und zieht bei 50 MSample/s einen Strom von 0,7 mA bei 1 V Versorgungsspannung (Bild 4).

Beide Schaltungsbeispiele sind als »White box IP«- Transfer an die Industrie verfügbar. Sie illustrieren deutlich, dass die Kombination niedriger Verlustleistung und exzellenter Funktionsdaten in kostengünstigen A/D-Wandlerlösungen als aktuelles CMOS-Design machbar ist. Die zukünftige Forschungsarbeit wird in dieser Richtung weitergehen, im Bestreben, das Element mit dem größten Leistungsverbrauch zu eliminieren. In einem SAR-ADC entfallen 50% der Leistung auf den digitalen Controller, 35% auf den Komparator und 15% auf das Pre-Charging. Es dürfte sich recht bald herausstellen, wo sich die größten Einsparungen und weitere Verbesserungen erzielen lassen. Dr. Marcel Consée

Literatur:

[1] G. Van der Plas, S. Decoutere, S. Donnay: A 0.16 pJ/conversion-step 2.5 mW 1.25 GS/s 4b ADC in a 90 nm digital CMOS process achieving 0.16 pJ/conversion step, Technical Digest IEEE International Solid State Circuits Conference - ISSCC, IEEE, San Francisco, CA, USA, pp.566-567, Feb. 2006

[2] J. Craninckx, G. Van der Plas: A 65 fJ/conversion-step, 0-50MS/s 0-0.7mW 9bit charge sharing SAR ADC in 90nm digital CMOS, International Solid-State Circuits Conference - ISSCC, IEEE, San Francisco, CA, USA, S. 246-247, Feb. 2007

Autoren:

Koen Snoeckx ist Scientific Editor
Dr. Jan Craninckx ist Principal Scientist
Dr. Geert van der Plas ist Senior Researcher bei

IMEC
Telefon 00 32/16 28 82 45
www.imec.be

Zunächst sampelt und verstärkt eine Schaltung aus 15 Komparatoren die Daten und fungiert dabei als T/H und Vorverstärker. Deren eingebaute Schwellenpegel machen die Widerstandsleiter überflüssig. Zweitens: 15 Set/Reset-Latches dienen zum Speichern der Ausgangswerte der Komparatoren. Drittens: Ein ROM-basierter Codierer setzt den gespeicherten Thermometer- Code in einen 4-Bit-Gray- Code um, der intrinsische Fehlerkorrektureigenschaften hat. Das erklärt, warum man auf die »Bubble Error Correction« verzichten kann.

Dabei gilt, dass man bei zusätzlichen Robustheitsforderungen die Fehlerkorrektur auch beibehalten kann, wobei sie lediglich einige wenige Prozent der Energie pro Wandlerschritt benötigt. Ein Array von NAND-Gates mit zwei Eingängen detektiert den 0-auf-1-Übergang des Thermometer-Codes zur Selektion der Wortleitung des Codierers.

Ein Taktgeber mit nicht überlappenden Taktsignalen steuert die dynamisch-logische Codierlogik und die Komparatoren. Da der Komparator drei Funktionen (Abtastung, Verstärkung und Referenz) mit hoher Genauigkeit, hoher Abtastrate und niedriger Verlustleistung kombinieren muss, ist dies natürlich der kritischste Block der Architektur.