Vereint gegen Re-Spins

Signalmischung

Während der Entwurfszyklen charakterisiert der Hersteller die statischen und dynamischen Cell- und Block- Timingparameter in umfangreicher Weise. Timing ist entscheidend für digitale Schaltungen, weshalb Clock- Skew, Race-Conditions, Meta-Stabilität und Setup-/ Hold-Anforderungen mit großer Sorgfalt zu analysieren sind. Diese Performance- Faktoren werden in einer digitalen Simulationsumgebung simuliert.

In ähnlicher Weise sind während der Entwicklung analoger Blöcke Eigenschaften wie Propagation- Delays, Power-up- und Power-down-Zeiten sowie Timing und Leistungsaufnahme im Detail zu verifizieren. Das Problem liegt nun in der Tatsache, dass mit getrennten Verifikationsflows das System-Level- Block-Timing für Mixed- Signal-Systeme, bei denen Timing-Abhängigkeiten zwischen analogen und digitalen Blöcken bestehen, nicht verifiziert werden kann.

Einige Designteams verwenden ein Verilog-Verhaltensmodell, um das Verhalten einer analogen Funktion nachzubilden. In diesem Fall vervollständigt eine grobe Abschätzung der analogen Abschnitte und eine High-Level- Beschreibung der digitalen Blöcke die Top-Level-Simulation. Allerdings erfasst ein digitales Verhaltensmodell keine parasitären Layouteffekte des Analogabschnitts. Dies macht die Verifikation des System-Timings, der Spannungsbereiche und anderer Parameter der Analog/ Digital-Schnittstelle sehr schwierig.

Ein Verilog-Verhaltensmodells für den analogen Bereich spiegelt nicht die tatsächliche Funktion des analogen Blocks wider. Daher ist es riskant, zur Top-Level- Verifikation der Funktion auf diese Methode zu bauen. In heutigen komplexen Designs mit synthetisierter Logik und Third-Party-IP-Modulen ist häufig keine SPICENetzliste für das Gesamtdesign verfügbar.

Eine brauchbare Verifikationslösung muss daher in der Lage sein, nicht nur SPICE, sondern auch RTL- Gatter- und AMS-Beschreibungen (Analog/ Mixed-Signal) zu verarbeiten. Eine derartige Lösung wird gewöhnlich als Mixed-Signal-Verifikation (MSV) bezeichnet. Die gemischt analoge und digitale Co-Simulation ist wichtig, um durch Verifikation der Interaktionen an digitalen und analogen Schnittstellen deren korrekte Funktion gewährleisten zu können. Sie kann dazu beitragen, Effekte wie Loading- und Level-Shifting- Delays zu identifizieren und weitere System-Level- Funktionen zu validieren.

SPICE-Simulatoren sind die präzisesten dynamischen Schaltkreis-Simulationstools. Sie kommen bei der Charakterisierung von Cell-Level-Timing, Leistungsaufnahme und Rauschen von Standardzellen- Bibliotheken zum Einsatz, sowohl für rein analoge und Speicherzellen-Designs als auch zur Verifikation kritischer Pfade in digitalen Entwürfen mittels statischer Timing- Analyse. Das hohe Genauigkeitsziel von SPICE erfordert sehr präzise Analog- Network-Solver, Transistormodelle und andere Analyseverfahren. Diese Anforderungen führen zu einer Lösung, die nicht leistungsfähig genug ist, um den Ansprüchen an Performance und Kapazität einer Full- Chip-Mixed-Signal-Verifikation gerecht zu werden. Typischerweise kann nur ein sehr kleiner Teil des gesamten Entwurfs mit SPICE auf der Transistorebene simuliert werden, und die Laufzeiten sind gewöhnlich sehr hoch.