Vereint gegen Re-Spins

Analoge Verhaltensmodellierung

Für Mixed-Signal-Designer sind Sprachen wie Verilog- AMS zur Verhaltensmodellierung im Rahmen einer Top- Down-Entwurfsmethode sehr wichtige Tools geworden, weil sie eine frühzeitige Validierung des Systems ermöglichen, ohne auf die Fertigstellung der einzelnen Komponenten warten zu müssen. Auf der anderen Seite kann die Verwendung abstrakterer Verhaltensmodelle für die Top-Level-Verifikation die Simulation erheblich beschleunigen. Wenn Entwickler sich auf einige wenige kritische Analog-Blöcke konzentrieren und diese auf Transistorebene simulieren, reicht es, die restlichen Blöcke des Analogbereichs in Verilog-AMS zu modellieren.

Weil nur das Verhalten jener Analogblöcke genauer modelliert wird, die gerade von näherem Interesse sind, ergibt sich insgesamt ein viel höherer Verifikationsdurchsatz. Leider hat die Beschleunigung der Verifikation auch ihren Preis: Der erste Kostenfaktor ist, dass die Verhaltensmodellierung Spezialisten sowohl im Bereich der Schaltkreisapplikation als auch hinsichtlich der Modellierungssprache erfordert, und diese Leute zu finden ist schwierig. Zweitens gilt es, das Verilog-AMS-Modell auf Äquivalenz mit dem tatsächlichen Transistormodell zu prüfen, sodass unter anderem folgende Fragen beantwortet werden müssen:

  • Ist es schnell genug?
  • Ist es präzise genug?
  • Werden physikalische Eigenschaften des Bausteins erfasst?
  • Deckt es den relevanten Bereich der Arbeitsbedingungen ab?

Die nächste zu überwindende Schwierigkeit besteht in der andauernden Wartung der Modellbibliothek. Kein Modell wird jemals wirklich »fertig gestellt«. Sobald sich das Design auf Transistorebene ändert, muss das Verilog-AMS-Modell aktualisiert und erneut qualifiziert werden, um die neue Prozesstechnik oder die neuen Betriebsbedingungen zu berücksichtigen.

Ein alternativer Ansatz ist, auf Simulationsbeschleunigung zu bauen. Diese Klasse von Tools ist allgemein bekannt als »Fast SPICE«-Simulatoren. Statt wie SPICE-Simulatoren eine einzelne große Matrix zu lösen, partitionieren Fast-SPICE-Simulatoren die Schaltung in viele kleinere Stufen. Jede Stufe wird dann als einzelne Matrix gelöst, was insgesamt den Vorgang beschleunigt. Darüber hinaus kann jede individuelle Partition entweder mit einem zeitbasierten oder einem ereignisbasierten Algorithmus simuliert werden. Dadurch lässt sich jede Partition mit einem dynamisch angepassten Zeitschritt berechnen, sodass sich eine sehr effiziente Multi-Rate-Simulation ergibt.

Schneller simulieren

Fast-SPICE-Tools akzeptieren SPICE- und Layout-Parasitic- Netzlisten als Input und können so den Simulationsdurchsatz optimieren, indem die Vorgaben an die Genauigkeit etwas gelockert werden. Ist beispielsweise eine Abweichung der Ergebnisse im Bereich von drei bis fünf Prozent im Vergleich zu SPICE akzeptabel, kann bei Kapazitäten von mehreren Millionen Transistoren die Simulationsgeschwindigkeit bis zum Faktor 1000 höher als bei SPICE sein.

Dies stellt eine geeignete Lösung zur Simulation von PLLs, Ladungspumpen und A/DWandlern, für große Flashund RAM-Speicher ebenso wie für umfangreiche anwendungsspezifische digitale Logikblöcke dar. Es liegt auf der Hand, dass Entwickler für die Top-Level- Verifikationsanforderungen heutiger SoCs ein solides Verfahren sowie eine in der Produktion bewährte Lösung brauchen. Eine zuverlässige Verifikationsmethode für komplexe Mixed-Signal- Chips sollte auf einer sorgfältigen Partitionierung der Verifikationsaufgaben beruhen, um die Stärken des Simulators auszunutzen, während die EDA-Verifikationslösung nicht nur einige, sondern alle der zuvor erwähnten Verfahren unterstützen muss.

»Discovery-AMS« von Synopsys ist eine solche Lösung, welche laut Hersteller einen umfassenden und flexiblen Ansatz zur Verifikation komplexer Mixed-Signal- und Custom-SoC-Designs verfolgt. Basierend auf den Simulatoren »NanoSim« (Fast- SPICE) und »VCS« (Verilog/ VHDL) lassen sich mithilfe von Discovery-AMS Mixed-Signal-Designs funktional und Timing-orientiert verifizieren, wobei das Tool die ursprünglichen Entwurfsrepräsentationen wie RTL, Gate-Level-, Transistorund Post-Layout-Parasitic- RC-Netzlisten sowie Verilog- AMS verwendet. Außerdem nutzt Discovery-AMS dieselben Regressions-Testbenches, die auch in der digitalen Simulationsumgebung eingesetzt werden.

Autor:

Geoffrey Ying ist Marketing Director der Silicon Engineering Group von Synopsys

Synopsys
Telefon 089/99 32 00
www.synopsys.de

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