Synplify-Premier-9.0 für Virtex-5-Familie von Xilinx optimiert

Synplicity hat seine Synplify-Premier-9.0-Software weiter verbessert. Im Release 9.0 wurde die Graph-Based-Physical-Synthesis-Technologie für FPGAs der Virtex-5-Reihe von Xilinx optimiert.

Das neueste Release baut die seit über zwei Jahren für FPGAs der Serien Spartan-3, Virtex-II-Pro und Virtex-4 von Xilinx implementierte Graph-Based-Physical-Synthesis-Technologie von Synplicity weiter aus. Synplify-Premier-9.0 stellt dem Anwender präzise Timing-Informationen zur Verfügung. Zum Einholen dieser Informationen muss nicht mehr in zeitintensive Place-and-Route-Prozeduren investiert werden. Synplify-9.0 wartet auch mit einer Reihe algorithmischer QoR-Verbesserungen auf. Dazu gehören eine neue Benutzeroberfläche, zusätzliche SystemVerilog-Konstrukte und eine neue Modul-Generierungs-Funktion.