Produktivität der Verifikation so wichtig wie nie zuvor SoC-Verifikation – der nächste Schritt im Bereich Verifikation

Es an der Zeit ist, den nächsten großen Sprung im Bereich der Verifikationstechnologie zu vollziehen, um damit die Produktivität um etwa eine Größenordnung zu steigern. Wie das gehen soll, erläutert Michael Sanie von Synopsys.

Während der letzten beiden Jahrzehnte waren wir Zeugen von zwei wesentlichen Fortschritten im Bereich der Verifikation. In beiden Fällen schafften es die Designteams, sich der Herausforderung zu stellen, die komplexesten, modernsten Entwürfe zu verifizieren, indem sie innovative Verifikationstechnologie einsetzten.

Der erste wesentliche Schub fand in den neunziger Jahren statt. Zu dieser Zeit bestand ein ASIC auf dem neuesten Stand der Technik aus etwa 5 Millionen Gatter in 1μm- bis 0.5μm-Prozesstechnologie. Die Computerindustrie war die treibende Kraft hinter der Komplexitätskurve durch ihr Bestreben, immer leistungsstärkere CPUs zu produzieren (Bild 1).

Während der neunziger Jahre vollzogen Designteams den Übergang vom Entwurf auf Gatterebene hin zum Einsatz von Hardwarebeschreibungssprachen (HDLs). Dies ermöglichte Entwicklern, immer komplexere Designs zu bewältigen. Die hauptsächliche Verifikationsmethode war zu dieser Zeit die HDL-Simulation. Durch die Verwendung von HDLs war es möglich, umfangreichere und kompliziertere Chips in effizienter Weise zu entwerfen und den Entwurfsaufwand zu skalieren. Allerdings hatten sich die Vorteile für Effizienz und Skalierbarkeit, die HDLs in den Entwurfsprozess einbrachten, nicht auf den Simulationsaufwand ausgewirkt. Die Lücke zwischen Entwurfs- und Verifikationsskalierbarkeit wuchs weiterhin, weil die HDL-Simulation nicht mit der zunehmenden Komplexität und Größe der Entwürfe Schritt halten konnte. Die Defizite bei der Simulationsproduktivität erwiesen sich als die dringlichste Herausforderung im Bereich Verifikation.

Das Aufkommen der “Native-Compiled-Code”-Simulationstechnologie half Verifikationsteams, ihre Simulationsproduktivität signifikant zu steigern. Synopsys VCS, der industrieweit erste Compiled-Code-Simulator, eröffnete der Simulation neue Möglichkeiten und adressierte das Problem des Defizits bei der Simulationsproduktivität.

Eine vergleichbare Veränderung trat nach der Jahrtausendwende auf. In den ersten Jahren des neuen Jahrtausends erreichte die Entwurfskomplexität, jetzt hauptsächlich angetrieben von Netzwerk-Anwendungen, wiederum die nächste Stufe. Designteams setzten in ihren immer komplexer werdenden ASICs, die nun 10 Millionen oder mehr Gatter enthielten, mehr und mehr IP ein.

Verifikationsteams blickten über die Grenzen der Simulation hinaus und begannen damit, weiterentwickelte Technologien einzusetzen, darunter hochentwickelte Testbenches, kontrolliert zufällige Ansätze und Assertions, als sie daran arbeiteten, höhere Level bei der Verifikationsüberdeckung zu erzielen. Da die meisten dieser neuen Verifikationstechnologien in Form von Point-Tools vorlagen, mussten Verifikationsteams signifikanten Aufwand treiben, um sie zur Zusammenarbeit zu bringen. Es wurde zunehmend schwieriger, skalierbare Verifikationslösungen für ihre komplexesten Entwürfe zu entwickeln. Weil die Designgrößen und –komplexitäten weiter anstiegen, waren die Verifikationsumgebungen dafür wieder einmal ineffizient und nicht mehr skalierbar.

Synopsys arbeitete mit führenden Firmen zusammen, um diese neuerlichen Defizite bei der Verifikationsproduktivität durch die Einführung von SystemVerilog und hochentwickelten Testbench-Methodiken zu beseitigen. Ferner ermöglichte die Einführung der Native-Testbench-Technologie Designteams die Kombination und Integration verschiedener Verifikationsansätze rund um SystemVerilog. Zusammen halfen diese Innovationen den Verifikationsteams, ihre Verifikationslösungen einmal mehr zu skalieren und somit in der Lage zu sein, immer komplexere Designs zu beherrschen und die Verifikationsproduktivität zu erhöhen. Synopsys und andere führende Firmen arbeiteten weiterhin zusammen, um zunächst SystemVerilog zum anerkannten Industriestandard für Entwurf und Verifikation und in der Folge UVM zum Industriestandard für eine Verifikationsmethodik auf der Basis von SystemVerilog zu machen.