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So wird die Chiplet-Vision Realität

25. April 2019, 13:20 Uhr   |  Heinz Arnold


Fortsetzung des Artikels von Teil 2 .

Welche Probleme müssen am dringendsten gelöst werden?

Sie haben davon gesprochen, dass es schon jetzt nicht mehr nur darum ginge, die potenziellen Anwender von der neuen Technik zu überzeugen – sie würden schon sehr konkret danach fragen. Können Sie Beispiele nennen?

Sie würden sich wundern, wenn Sie wüssten, wie viele große Firmen ein sehr starkes Interesse zeigen. Das tragen sie aber nicht nach außen. In einer Allianz wie ODSA können sie sich aber einbringen, und das werden sie tun. Deshalb bin ich überzeugt davon, dass die ODSA in diesem Jahr noch viel an Schwung gewinnen wird.

Aber bis es soweit ist, dass die Schnittstellen standardisiert sind oder gar ein Ökosystem entstanden sein wird, werden noch ein paar Jahre ins Land ziehen. Wann werden erste Chiplets zur Verfügung stehen, die Ihren Vorstellungen entsprechen?

Ich gehe davon aus, dass es 2022 soweit sein wird. Achronix hat sich aber vorgenommen, schneller zu sein. Wenn die Anwender Flexibilität und Programmierbarkeit in ihre SiPs der nächsten Generation bringen wollen, dann wäre eine Kombination aus FPGA-Chiplets und ASICs genau das Richtige. Denn FPGAs in die unmittelbare Nachbarschaft zu den System-Chips zu setzen führt gegenüber den bisherigen Ansätzen zu höherer Bandbreite, geringerer Latency und zusätzlich noch geringeren Systemkosten.

Wie kann man sich Chiplets konkret vorstellen? Wie in Silizium gegossene IPs?

Nicht ganz, die Chiplets müssen eine gewisse Größe haben, sonst wären sie nicht wirtschaftlich zu fertigen. Meiner Meinung nach dürften sie kaum kleiner ausfallen als ein Ethernet-Controller.

Wie große wäre die Silizumfläche ungefähr?

Das kommt natürlich immer auf die Verwendung an, vor allem auf die Stückzahl. Ich gehe davon aus, dass Die-Flächen unter 8 mm × 8 mm kaum sinnvoll sein dürften, sonst würden allein schon Interface-Kosten einen zu hohen Anteil an den Gesamtkosten ausmachen.

Es wird also FPGA-Chiplets von Achronix geben?

Wir haben schon welche: Unsere Speedchip-FPGA-Chiplets lassen sich auf Silizium- und organische Interposer setzen. Die Anwender können Parameter wie die Anzahl der LUTs, die Speicherblöcke, DSP-Blöcke und I/O-Interfaces entsprechend den Anforderungen des jeweiligen Einsatzes bestimmen. Die Entwicklungszeit beträgt zwischen sechs und acht Monate.

Wie lässt sich überhaupt feststellen, ob die Kosten für ein Chiplet-basiertes SiP niedriger sind als für ein monolithisches Gegenstück?

Das ist in der Tat sehr schwierig, weil eine Vielzahl von Parametern in Betracht gezogen werden muss. In vielen Fällen dürften die Kosten aber deutlich sinken – deshalb das große Interesse unter den potenziellen Anwendern.

Den Anwendern bleibt also schon aus wirtschaftlichen Gründen kaum etwas anderes übrig, als sich den Chiplets zuzuwenden?

Ja, das kann man ja an den Smartphones sehen. So gehen HBM-Speicher in die Richtung Chiplets plus Interposer. Im Umfeld der Integration von Speichern und sonstigen KI-Funktionen gibt es ähnliche Tendenzen. Aber es handelt sich bisher um spezielle Inselsysteme, weil es keine Standards gibt. Es kocht jeder noch sein eigenes Süppchen. Schlussendlich wird wie bei den Smartphones die Ökonomie entscheiden.

Was steht als Nächstes auf dem Programm der ODSA, welche Probleme müssen am dringendsten gelöst werden?

Wir fangen mit Die-to-Die-Interconnects an. Dazu müssen die elektrischen und mechanischen Eigenschaften standardisiert werden, die PHY-Ebene, die High-Speed-Protokolle auf der MAC-Layer, die Latency-Anforderungen – um nur einige zu nennen.

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1. So wird die Chiplet-Vision Realität
2. Sind Chiplets der Schritt in die richtige Richtung?
3. Welche Probleme müssen am dringendsten gelöst werden?

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