Skalierbares RTL-GDSII-System für mehr Produktivität

Mit dem »Encounter Digital Implementation System« hat Cadence jetzt eine konfigurierbare, digitale Implementierungsplattform vorgestellt, die eine extreme Skalierbarkeit bietet und eine parallele Verarbeitung über den gesamten Design-Flow unterstützt.

Laut David Desharnais, Group Director der Digital Implementation Group von Cadence, ist diese Produkteinführung »eine der wichtigsten, die wir die letzten Jahre getätigt haben«. Tatsächlich bietet die neue Plattform einiges. Neben einer höheren Leistung und Kapazität beinhaltet das »Encounter Digital Implementation System« auch neue Technologien für ein virtuelles Halbleiter-Prototyping, für die Abschätzung der Chipfläche sowie eine RTL- und physikalische Synthese. Dadurch wird eine verbesserte Vorhersagbarkeit und Optimierung in den frühen Stufen des Design Flows erreicht.

Darüber hinaus enthält es mehrere neue und weiterentwickelte Implementierungs- und Design-Closure-Technologien, wie automatische Floorplan-Synthese, End-to-End-Multimode Multi-Corner-Optimierung, variationstolerante Low-Power-Clock-Tree- und Clock-Mesh-Synthese, Platzierung und Optimierung mit hoher Kapazität, Routing und eine fertigungsorientierte Optimierung für 32 Nanometer, Signoff-orientierte Implementierung und Flip-Chip-Design-Funktionen.

Durch die modernen Prozesstechnologien des »Encounter Digital Implementation Systems«, einschließlich einer Litho-, CMP- sowie einer thermisch- und statistisch-orientierten Optimierung, eignet sich die Lösung für die Entwicklung von 45- und 32-Nanometer-Designs - besonders bei aggressiven Design-Spezifikationen mit 100 Millionen oder mehr Instanzen und mit mehr als 1.000 Makros, bei Arbeitsgeschwindigkeiten über 1 GHz und extrem geringen Vorgaben bezüglich des Leistungsverbrauchs und bei großen Mengen von Mixed-Signal-Anteilen.