Pullnano-Konsortium: Erste Resultate für 32/22 nm-CMOS-Technologien

Pullnano ist ein von der Europäischen Kommission im Rahmen des 6. Framework-Programms (FP6) gefördertes Projekt. Und jetzt konnten erste Errungenschaften gemeldet werden.

So ist es dem Konsortium die Herstellung eines funktionierenden SRAMs mit Hilfe neuer MOS-Transistoren gelungen, deren Architektur grundlegend von derjenigen der 45-nm-Transistoren abweicht. Die Produktion der Transistoren erfolgt mit einem Strom sparenden Verfahren auf FDSOI-Basis (Fully Depleted Silicon On Insulator) im Verbund mit einem Gate-Stack bestehend aus einem Gate-Dielektrikum mit hoher Dielektrizitätskonstante und einem durchgehenden metallenen Elektroden-Stack. Es dürfte sich hierbei um das erste Mal handeln, dass eine derart kompakte SRAM-Zelle gemeinsam mit FDSOI, einem High-K-Dielektrikum und einem Metall-Gate hergestellt wurde. Pullnano ist mit dem Erreichen dieses Meilensteins seinem Zeitplan voraus und erwartet, vor Jahresende eine noch kleinere Zelle präsentieren zu können.

Auf der IEEE International Interconnect Technology Conference, die im Juni 2007 in San Francisco stattfand, legten die Pullnano-Partner zusätzlich Ergebnisse für den BEOL-Teil (Back-End Of the Line) des Projekts vor. BEOL ist die Phase der Chipherstellung, in der die aktiven Bauteile (z. B. Transistoren) mit Hilfe metallener Strukturen verdrahtet werden. Dem Konsortium gelang der Nachweis, dass sich das Material und die Integrationsverfahren, die in der 45-nm-Generation zum Einsatz kommen, so modifizieren lassen, dass eine robuste 32-nm-Lösung entsteht. Überdies wurde eine innovative neue Architektur vorgestellt, die bei 32 und 22 nm mit Hilfe der so genannten Luftspalt-Technik noch höhere Performance möglich machen könnte.

Im Bereich Modellierung und Simulation entwickelten die akademischen Partner des Projekts Verfahren zur Vorhersage der Performance von Bauelementen auf Basis der 32 nm und 22 nm CMOS-Generationen. Unter anderem gehören dazu neue Simulatoren, mit denen sich vor der eigentlichen Fertigung die Auswirkungen neuer Technologie-Optionen beurteilen lassen (z. B. des Kanalmaterials und des High-K-Dielektrikums). Die Suche nach dem besten Kompromiss zwischen physischer Genauigkeit und Rechenaufwand resultierte in sehr effizienten und effektiven Möglichkeiten zur Berücksichtigung der quantenmechanischen Effekte, die über die Funktionsweise dieser hoch entwickelten Bauelemente entscheiden.

Pullnano ist eine Gemeinschafts-Initiative von 38 europäischen Partnerorganisationen, darunter führende Chiphersteller ebenso wie branchenorientierte Forschungs-Institutionen, Universitäten sowie mittelständische und kleine Unternehmen. Ziel des Pullnano-Projekts ist die Entwicklung des Wissens, das die europäischen Chiphersteller befähigen wird, ihre starke Präsenz in der globalen Mikroelektronik-Industrie auch nach dem Jahr 2010 zu wahren, wenn die 32-nm-CMOS-Generation kommerziell verfügbar werden dürfte.