Schwerpunkte

Open-Source-Befehlssatzarchitektur

Eine Einführung in RISC-V

08. August 2018, 10:30 Uhr   |  Von Ted Marena


Fortsetzung des Artikels von Teil 1 .

Problemlos vom FPGA-Prototypen zum ASIC

IC-Entwicklungen, die in die Massenproduktion überführt werden könnten, können ebenfalls von RISC-V profitieren. Dies gilt insbesondere für die Entwicklungen, bei denen die Wahrscheinlichkeit für eine Produktion in Großserie nicht exakt bekannt ist. Häufig nutzten Entwickler ein FPGA für den Prototyp. Wenn das spätere Produkt nur moderate Stückzahlen erreicht, verbleibt ein FPGA in der Schaltung. Erst bei größeren Stückzahlen lohnt es sich aus dem FPGA ein ASIC zu machen.

Wenn für das Produkt auch ein Mikrocontroller im FPGA benötigt wird, kann der Entwickler zwischen einem proprietären Prozessorkern – z.B. ein Cortex M von ARM – oder einem Open-Source-Prozessorkern, z.B. auf RSIC-V basierend wählen. Wählt er eine proprietäre Prozessorarchitektur im FPGA, ist die Portierung seines Entwurfs zur Fertigung eines ASICs mit Rechtskosten und Lizenzzahlungen möglicherweise sehr teuer, falls es überhaupt möglich ist. Nutzt der Entwickler jedoch einen im FPGA integrierten RISC-V-Prozessorkern, verschwinden diese Schwierigkeiten komplett.

Microsemi hat einen RISC-V-Prozessorkern für seine FPGAs entwickelt
© Microsemi

Bild 2. Microsemi hat einen RISC-V-Prozessorkern für seine FPGAs entwickelt.

Bild 2 zeigt einen 32-bit-RISC-V-Prozessorkern Mi-V von Microsemi. Der RTL-Code für diesen Prozessorkern ist jederzeit zu haben. Deshalb und wegen der quelloffenen Natur von RISC-V können Entwickler, die RISC-V in ihrem FPGA einsetzen, das FPGA auf ein ASIC portieren. Beispielsweise könnten Entwickler ihre Schaltung in einem IGLOO2-FPGA und einer Soft-Gate-Version des Mi-V RISC-V-Prozessorkerns beginnen und damit auch die Auslieferung des Produkts starten.

Da die Software komplett über alle ICs und SoCs portierbar ist, die einen RISC-V-Prozessorkern enthalten, entsteht so ein lizenzfreies Prozessor-Sub-System in RTL-Code. Entwickler können ihren IC-Entwurf für die am besten geeignete Plattform modifizieren beziehungsweise anpassen und migrieren. Wenn das gewählte FPGA veraltet, muss die Software nicht neu geschrieben werden. Entwickler besitzen den gesamten RTL-Code, wodurch eine Portierung auf ein anderes Ziel-FPGA ermöglicht wird.

Wenn das Produkt mit dem FPGA und dem RISC-V-Prozessorkern ausreichend hohe Stückzahlen erreicht, lässt sich der RTL-Code auf ein ASIC portieren, ohne dass Lizenzgebühren anfallen. Dies wäre mit einem ARM- oder x86-Prozessor nicht möglich.

Die Mehrzahl der heute verwendeten Prozessoren sind entweder Intel-x86-Varianten oder ARM-Versionen. Obwohl es unwahrscheinlich ist, dass diese Prozessoren demnächst verschwinden werden, ist das RISC-V-Prozessor-Wirtschaftsökosystem bereit für ein schnelles Wachstum – speziell auf dem Embedded-Markt. Die x86-Prozessorarchitektur ist hauptsächlich auf den Einsatz in PCs und Rechenzentren gerichtet, wogegen die ARM-Prozessoren bei Smartphones dominieren.

Die Anforderungen des Industriemarktes sind jedoch sehr unterschiedlich und verlangen oft IC-Entwicklungen, um Software des vorangehenden Produktes wiederzuverwenden. Dies wird mit den beiden Prozessorarchitekturen zur Herausforderung, da sie dazu tendieren, mit jeder neuen Generation weitere Befehle aufzunehmen.

Software-Abteilungen müssen daher Code erneut compilieren und oft auch überarbeiten, selbst wenn sich in der Applikation nichts geändert hat. Bei RISC-V dagegen sorgt die feste Befehlssatzarchitektur dafür, dass ein Code, der für einen RISC-V-Prozessorkern geschrieben wurde, auch dann läuft, wenn in künftigen Geräten neue ICs zum Einsatz kommen.

Einfacher Start mit RISC-V in FPGAs

Entwickler, die daran interessiert sind, RISC-V zu evaluieren oder einen RISC-V-Prozessorkern in ihrer nächsten Schaltung einzusetzen, haben mehrere Möglichkeiten, damit anzufangen.

Wer sofort in eine Schaltungsentwicklung einsteigen und C-Code für einen RISC-V-Prozessor schreiben möchte, dem bietetMicrosemimit der RISC-V-Seite bei Github eine Plattform [2]. Microsemi, eine hundertprozentige Tochtergesellschaft von Microchip Technology, war der erste FPGA-Hersteller, der einen RISC-V-IP-Prozessorkern mit offener Architektur und eine umfassende Software-Entwicklungsumgebung (IDE, Integrated Development Environment) anbietet.

Ermöglicht den schnellen Start mit RISC-V: Creative Board M2GL025 von Microsemi mit programmiertem RISC-V-Prozessorkern im FPGA
© Microsemi

Bild 3. Ermöglicht den schnellen Start mit RISC-V: Creative Board M2GL025 von Microsemi mit programmiertem RISC-V-Prozessorkern im FPGA.

Entwickler können den RISC-V-IP-Core in mehreren Flash-basierten FPGAs einsetzen, darunter die PolarFire FPGAs sowie die FPGAs der Serien IGLOO2 und RTG4.

Das Entwicklungsmodul Mi-V Creative Board enthält ein IGLOO2-FPGA mit einem RISC-V-Prozessorkern, der so programmiert ist, dass er „Hello World“ meldet (Bild 3).

Zur Entwicklung von Software für RISC-V-Prozessoren stehen zahlreiche quelloffene Programme und Eclipse-basierte IDEs zur Verfügung, zum Beispiel Soft Console IDE für Linux oder Windows. Soft Console unterstützt einen C- oder C++-Compiler und auch eine Debugger-Funktion für RISC-V. Es kann kostenlos von Microsemis Github-Site [2] heruntergeladen werden.

Literatur

[1] RISC-V Foundation, www.riscv.org

[2] RISCV-on-Microsemi-FPGA / M2GL025-Creatice-Board, https://github.com/RISCV-on-Microsemi-FPGA/M2GL025-Creative-Board

Der Autor

Ted-Marena von Microsemi
© Microsemi

Ted-Marena von Microsemi

Ted Marena

ist als Leiter FPGA SoC Business Development, Outbound Marketing bei Microsemi für die Geschäftsentwicklung von FPGA und SoC FPGAs verantwortlich. Er verfügt über 25 Jahre Erfahrung in der Elektronik. Marena arbeitete zunächst als Entwicklungsingenieur, Anwendungsingenieur und Vertriebsleiter, bevor er ins Marketing wechselte. Sein Verständnis des gesamten Elektronikentwicklungszyklus hat ihm den Ruf eines kompetenten Vermarkters in der Halbleiterindustrie eingebracht. 2014, als Marena für Lattice Semiconductor arbeitete, erhielt er die unternehmensinterne Auszeichnung zum Innovator des Jahres. Er ist Miterfinder eines patentierten Kommuni-kationsverfahrens für MIPI-Geräte (Mobile Industry Processor Interface Alliance) über andere Schnittstellen und wurde 2017 zum Marketingleiter der RISC-V Foundation gewählt.

Marena hat sein Elektrotechnik-Studium (B. Sc.) an der Universität von Connecticut mit der Auszeichnung Magna Cum Laude abgeschlossen und Betriebswirtschaft (MBA) an der Bentley College Elkin B. McCallum Graduate School of Business studiert.

ted.marena@microsemi.com

Seite 2 von 2

1. Eine Einführung in RISC-V
2. Problemlos vom FPGA-Prototypen zum ASIC

Auf Facebook teilenAuf Twitter teilenAuf Linkedin teilenVia Mail teilen

Verwandte Artikel

Microsemi