FPGAs in Leiterplattendesigns integrieren

<p>Altium verbessert seine Designumgebung Altium Designer 6.0 insbesondere in Bezug auf seine FPGA-PCB-Co-Design-Unterstützung, indem es die Integration großer FPGAs in Leiterplattendesigns vereinfacht.

Altium verbessert seine Designumgebung Altium Designer 6.0 insbesondere in Bezug auf seine FPGA-PCB-Co-Design-Unterstützung, indem es die Integration großer FPGAs in Leiterplattendesigns vereinfacht.

Mit „Dynamic Net Reassignment“ beispielsweise stellt Altium Designer 6.0 ein Konzept vor, das ein Tauschen der FPGA-Pins während des Routings der Leiterplatte erlaubt.

Dies beinhaltet eine dynamische Neuzuordnung von bereits gerouteten Subnetzen und die Auslagerung von gekoppelten differenziellen Signalpaaren, welche die in FPGAs häufig vorhandenen LVDS-Ressourcen nutzen. Die „Dynamic Net Reassignment“- Funktion wurde mit einer stark verbesserten automatischen FPGA-Pinoptimierungs-Engine kombiniert, so dass die Reprogrammierbarkeit der FPGA-Pins bestmöglich genutzt werden kann und ein optimales Routing auf Leiterplattenebene erreicht wird.

Die konsistente Natur des Altium Developer Systems ermöglicht außerdem eine automatische Synchronisation von Pinänderungen auf Baugruppenebene mit dem FPGA-Projekt, wodurch das manuelle I/O-Management entfällt. Die Version 6.0 beinhaltet einen verbesserten JTAG Device Viewer, der eine grafische Anzeige des Pinzustandes aller JTAG-Bauteile in einem System ermöglicht.

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