Interview mit NXPs MCU-Chef Geoff Lees »FDSOI bringt 20-mal niedrigere Leckströme«

Geoff Lees, NXP Semiconductors

Bei seinen künftigen i.MX-Prozessoren will NXP mit 28-nm-Fully-Depleted-SOI-Chips (FDSOI) punkten. Wie diese Fertigungstechnik den Kunden konkret nutzt und wie es mit den MCU-Familien LPC und Kinetis von NXP weitergeht, verriet MCU-Chef Geoff Lees der DESIGN&ELEKTRONIK im Exklusiv-Interview.

DESIGN&ELEKTRONIK: Was haben Sie mir denn da heute Schönes mitgebracht?

Geoff Lees: Dieser Chip [hält Gehäuse eines i.MX 7-Prozessors in die Luft] ist unser erster 28-nm-High-K/Metal-Gate-Prozessor der 2. Generation, er zeichnet sich durch extrem geringe Leckströme aus.

Gefertigt bei TSMC?

Nein, bei Samsung mit dem 28-nm-LPP-Prozess. Als Samsung vor 18 Monaten zu uns kam, um über die Nachfolgegeneration, also die 3. Generation des Low-Leakage-Prozesses zu sprechen, haben sie uns auch ihren 28-nm-FDSOI-Prozess präsentiert. Wir planen kommende Derivate der i.MX-Familie definitiv in 28 nm FDSOI.

Können Sie die Vorteile bei den Leckströmen von FDSOI gegenüber High-K/Metal-Gate quantifizieren?

Heute sehen wir beim i.MX 7 gegenüber dem i.MX 6 bei identischer Funktionalität rund ein Drittel weniger Leistungsaufnahme im aktiven Modus. Bei FDSOI werden wir unter 50 % kommen, dazu um Faktor 15 bis 20 geringere Leckströme als wir heute bei 28-nm-High-K/Metal-Gate sehen.

Das wäre ja sogar für Mikrocontroller interessant?

Richtig, wir haben einen 28-nm-FDSOI-Testchip gebaut, bei dem eine SRAM-Zelle weniger als 1 pA Leckstrom aufnimmt. Bei 40-nm-LP-Controllern haben Sie 13 pA bis 15 pA pro Bitzelle. Sie können sicher eine ULP-Bitzelle mit 10 pA hinbekommen und möglicherweise in 1 Jahr in einem Ultra-Low-Leakage-Prozess 3 pA pro Bitzelle, wir aber haben in einem Standard-FDSOI-Prozess ohne Optimierung 1 pA/Bitzelle. Deswegen sagen wir: Wir werden 3-mal besser sein, obwohl wir gegenüber der Standard-Bitzelle in einem Standard-Prozess 15- bis 20-mal besser sind.

Handelt es sich auf Basis der SOITEC-Technologie, die an STMicroelectronics lizensiert wurde, um den Original-ST-Prozess?

Nein, Samsung hat ihn selbst an die Erfordernisse für eine hochvolumige Chip-Fertigung angepasst oder entwickelt. ST hat zwar FDSOI auch in einer eigenen Fabrik, diese ist jedoch nicht auf diese Art von Massenfertigung ausgelegt. Samsung hat übrigens diverse Designs auf FDSOI, wir sind da nur einer von vielen Kunden, da reden wir über ganz andere Größenordnungen im Chip-Ausstoß.

Wann planen Sie die Massenproduktion mit FDSOI aufzunehmen?

Im ersten Quartal 2017, da wir die Chips von Anfang an für Automotive qualifizieren, für Powertrain nicht, aber für Infotainment...

... wo Sie dann mit Konsumer-Herstellern wie Nvidia oder Qualcomm in den Wettbewerb treten dürfen!

Ich nehme als Wettbewerber jemand anderen viel ernster, nämlich Renesas. Renesas liefert nicht nur 1A-Qualität, sondern kann wie auch wir auch skalierbare Lösungen anbieten, welche die Automobilindustrie unbedingt haben will. Es reicht nicht, nur ein paar Chips am oberen Ende der Leistungsskala anzubieten, um dauerhaft und nachhaltig im Geschäft zu bleiben. Desweiteren wird auch MCU-Funktionalität benötigt, wie wir sie mit dem i.MX 7 anbieten.

Sie sprechen ja viel mit Chip-Käufern. Wir von DESIGN&ELEKTRONIK auch. Ich höre dann immer wieder, dass mehr SRAM den Wunsch nach größeren Flash-Speichern ablöst. Wie ist da Ihr Eindruck?

Das ist richtig, 1 MB SRAM, für manche Anwendungen 2 oder 4 MB, stehen oben auf der Wunschliste zusammen mit mehr Funktionalität auf Systemebene. Das ist natürlich in einem 40-nm-Prozess schon wegen der Leckströme problematisch.

Renesas liefert ja in den RZ-Chips schon heute bis 10 MB RAM ?

Stimmt, aber das ist ein separater Speicher-Chip in einem System-in-Package, wir werden das SRAM auf dem Die implementieren. Schauen Sie sich mal an, welche Leistungsaufnahme alleine eine High-Speed-Schnittstelle zwischen MCU und Speicherchip aufweist, um die benötigte Datenrate zwischen beiden Dies zu liefern. Die Kunden wollen aber weniger als 100 mW Leistungsaufnahme und das werden wir ihnen in 28-nm-FDSOI liefern.

Auch in FDSOI können Sie Transistoren unterschiedlich charakterisieren, d. h. in Richtung maximale Energieeffizienz oder aber auch in Richtung Rechenleistung. Welche Ideen haben Sie diesbezüglich?

Denken Sie an digitale Filter und Sigma-Delta-Wandlung, um nur zwei Beispiele zu nennen. Da erhalten Sie eine extrem hohe Rechenleistung bei niedriger Leistungsaufnahme, die Sie in keiner anderen CMOS-Technologie erzielen können. Wir implementieren soviel Funktionalität wie möglich digital und halten die 
Analogblöcke wie den HF-Teil bei Funkkonnektivität so klein wie es nur geht. Wissen Sie, was wir glauben...

... Noch nicht, aber Sie werden es mir sicher jetzt gleich sagen ?

Wir glauben, dass wir die Leistungsaufnahme der energiehungrigen Wi-Fi-Technik um Faktor 10 reduzieren können, was es in die Größenordnung von 802.15.4., also WPAN, bringt.

Und Sie glauben, dass FDSOI auch preislich vermittelbar ist?

Ja! Zwar ist das Basis-Silizium rund 2,5-mal teurer, doch dafür brauchen Sie weniger Prozessschritte, die auch noch einfach von der Foundry zu implementieren sind und die Prozessierung generiert weniger Stress auf dem Wafer. Daher sind die Gesamtkosten vergleichbar.

Mit 28-nm-High-K/Metal-Gate, sicher nicht bei Bulk-Silizium in 40 oder gar 90 nm ?

Richtig, aber bei 28 nm definitiv.

Schauen wir auf das mooresche Gesetz: Bis zu welcher Strukturgröße glauben Sie, FDSOI schrumpfen zu können?

Samsung arbeitet gerade erfolgreich an einem 22-nm-Prozess.

Damit Sie im Zeitalter des IoT erfolgreich sein können, gibt es neben Rechenleistung und Energiebedarf noch einen ganz wichtigen Punkt: Security. Was braucht es für ein sicheres System?

Wir brauchen Standards und Richtlinien für sichere Systeme. Was bedeutet ein sicherer Chip? Was ist eine sichere Authentifizierung? Wie kann Software auf welcher Hardware sicher laufen? Ein Vorteil unserer 28-nm-Technologie besteht auch darin, mehr Platz auf dem Chip für Sicherheit anbieten zu können. Statt den Preis zu verdoppeln, können Sie dem Kunden Sicherheitsfunktionen für einen geringeren Aufschlag anbieten. Schauen Sie mal bei 90 nm den Overhead für Verschlüsselungsblöcke an.

Sie haben nach dem Kauf von Freescale durch NXP Ihr altes Entwicklungsteam zurückbekommen - zusätzlich zu Ihrer großen Kinetis-Entwicklungsmannschaft. Wie wollen Sie beide komplementär positionieren?

NXPs MCU-Entwicklung hatte mit vergleichsweise geringem F&E-Budget nie die Möglichkeit, die Anzahl von Controllern an den Markt zu bringen, wie dies mit weit höheren Investitionen bei Freescale der Fall war. Aber das kleine Team war bei Innovationen immer ganz vorne dabei, denken Sie an die ersten Cortex-M0-Chips auf dem Markt oder die ersten Dual-Cores mit M4 und M0. Das Kinetis-Team hat eine gigantische Anzahl von Derivaten auf den Markt gebrachtund dabei ein wenig dieses Vorpreschen bezüglich verloren. Die Rolle des Top-Innovators soll das LPC-Team auch in der Zukunft wahrnehmen. Bei Kinetis innovieren wir natürlich auch, konzentrieren uns aber auf spezifische Applikationen wie Motor-Control oder weiße Ware, wo wir schon immer stark waren.

Bei den neuen LPC-Produkten setzen Sie voll auf Dual-Core, da gebe ich zu, dass es keine Überschneidungen zu Kinetis gibt. Für dutzende ältere Produkte gilt das nicht. Was machen Sie denn damit?

Weiterfertigen, da die alten NXP- und Freescale-Kunden völlig unabhängig sind. Natürlich werden die Roadmaps zukünftig, wie eben gesagt, unterschiedliche Schwerpunkte haben.

Nochmal: Sie werden mit beiden Teams, mit LPC und mit Kinetis, weitermachen?

Richtig.

Bei den Tools nehme ich an, dass Sie diese für beide Linien konsolidieren werden?

Das ist korrekt, wir werden übergreifende Entwicklungswerkzeuge sehen, was allerdings Zeit benötigt und nicht von heute auf morgen zu erwarten ist. Es soll auch ausführlich getestet werden, bevor wir rausgehen - Qualität geht vor Zeit.

LPC und Kinetis werden heute bei unterschiedlichen Foundries in unterschiedlichen Prozessen gefertigt. Ich nehme an, auch bei der Fertigung wollen Sie konsolidieren? Wie werden die zukünftigen Produkte - jetzt alle von NXP verkauft - eigentlich heißen?

Zum Namen kann ich Ihnen noch nichts sagen, zur Fertigung aber schon. Wir suchen natürlich den besten Partner für unsere 40-nm-MCUs - LPC ist heute bei TSMC und Kinetis ist bei Globalfoundries. In 90 nm gibt es jeweils nur eine Fertigungsvariante. Was wir bei 40 nm technisch benötigen, sind nach meiner Überzeugung zwei Prozessvarianten, eine für hohe Rechenleistung und eine für Ultra Low Power.

Geoff, vielen Dank für Ihre Zeit!