DRC für die 65- und 45/40-nm-Design-Implementierung

Mit dem Talus-QDRC stellt Magma ein physikalisches Design-Verifikations-Produkt vor, das Designregel-Verstöße während der Implementierung für 65- und 45/40-nm-Designs identifiziert und korrigiert.

Vorherrschende DRC-Methoden benötigen dafür Daten aus einer Implementations-Datenbank, wodurch Designfehler übersprungen werden können. Daraus resultieren unnötige Nacharbeiten. Im Gegensatz dazu adressiert Talus-QDRC die Design-Rule-Check-Probleme (DRC), bevor sie in die Design-Freigabe gelangen können. Talus-QDRC kann für 65- und 45/40-nm-Designs eingesetzt werden.

Talus-QDRC arbeitet systematisch während der Implementation. Dies reduziert die Notwendigkeit eines DRC-Sign-offs nach der Implementierung und verkürzt die physikalische Design-Verifikationsphase der Chipentwicklung. Das Produkt von Magma hat Zugriff auf alle Layout-Layer (inklusive der IP-Referenz-Views), um Standard-Probleme (wie LEF-zu-GDS-Versätze) zu identifizieren, die den Sign-off-Downstream des Flows beeinträchtigen können. Da ein Datenaustausch während des Implementierungs-Flows für die DRC- oder »Layout-versus-LVS«-Überprüfung wegfällt, wird zugleich die Zykluszeit reduziert.

Talus-QDRC kann in einen existierenden Flow implementiert werden. Führende Foundries werden mittels Foundrie-zertifizierter Design-Rule-Runsets von Talus-QDRC unterstützt. Ein Runset-Translator ermöglicht dem Anwender, Format-Regeln mit der Talus-Implementierung laufen zu lassen. Dafür konvertiert der Runset-Translator die Format-Decks in Talus-QDRC-Regeln um.