Cadence beschleunigt time-to-volume für das IC-Design

Für eine schnellere Erzeugung digitaler SoC-Designs hat Cadence einen umfassenden Satz an neuen Designprodukten und -Lösungen bereitgestellt.

Die neuen Verfahren beinhalten Cadence-SoC- und handelsübliche Lösungen, die die Implementierung der WYDIWYG-Modellierung unterstützen. Sie sind zur Optimierung der neuen 65 nm- und 45 nm-Produktionsverfahren bereits während der Designphase gedacht.

Zur Implementierung: Bereits während des Designs sind die gegebenen Fertigungstoleranzen zu berücksichtigen, um die Ausbeute der Produktion zu steigern. Im Standardfall werden Fehler die Ausschuss verursachen durch konventionelle »physikalische Designregeln« vermieden. Diese Regeln erachten den Implementierungsflow während der Struktur-Schaffungsphase als ein Risiko. Dennoch, bei hoch technologisierten Knoten wie 65 nm aber besonders bei 45 nm und kleiner, sind diese notwendigen »Regeln« so konservativ, dass sie IC-Perfomance unnötig limitieren. Zusätzlich vergrößern die nicht notwendigen Regeln die Fläche, verhindern aber keineswegs alle Probleme.

Auf Basis dieser Tatsachen hat Cadence einen neuen Ansatz für das Design von Prozessknoten veröffentlicht, dass diese Probleme durch Übergehen der »Regeln« und direktes Modellieren kritischer Elemente des Herstellungsprozesses löst - Lithographie, chemisch mechanisches Polieren (CMP) und zufällige Variation – und die Nutzung des Modells zur Herstellung eines DFM-korrekten Designs mittels Präventions-, Analyse- und Optimierungssequenz.

Um lithographisch bedingte Zerstörungen bei SoC-Applikationen zu vermeiden, enthält der NanoRoute-Router von Cadence eine Hotspot-Technologie, die »Hotspots« während des Routing bis zu 80 Prozent reduziert. Beim QRC-Extraktion-Encounter wurde der Modell-Support zur Beseitigung von Störeffekten verbessert. Für Standard-Applikationen wurde das Leistungsvermögen der Virtuoso-Standarddesign-Plattform wegen der »notwendigen Regeln«, wie Startpunkt setzten für spätere Analysen und Optimierungen, gesteigert.

Fehlerfreie lithographische Analysen garantiert der Litho-Physical-Analyzer von Cadence, bisher bekannt unter dem Namen InShape vom Hersteller Clear Type Technologies, den Cadence zuvor erworben hat.

Cadence unterstützt eine Vielzahl an Endanalyseverfahren, die nach dem Produktionsprozess ein korrekt funktionierendes Design garantieren. Kritische lithographische und CMP-Elemente werden mit Hilfe des Litho-Physical-Analyzer und des CMP-Predictors geprüft.

Für die Zeitanalyse wird das im Encounter-Timing-System-GXL enthaltene Zeitanalysesystem verwendet. Dieses Anlaysesystem verhindert zum einen den Pessimismus bezüglich der »Ecken«, als vorherrschendes »kein-WYDIWYG«-Symptom, zum anderen benötigt das GXL-System nur einen Bruchteil der üblichen Analysedauer.

Der Litho-Physical-Analyser, der CMP-Predictor, der QRC-Extraction-Encounter und der GXL-Timing-System-Encounter von Cadence werden von den üblichen Gießverfahren inklusive des TSMC-8.0-Reference-Flows unterstützt.

Das Endergebnis ist ein Design, dass keine nachträglichen lithographischen Verbesserungen während der Photomaskenproduktionsphase mehr benötigt.
Cadence wird seine 45 nm-Designflows führenden Semiconductor-Designern und Design-Managern ab heute auf der CDNLive!-Silicon-Valley-Benutzerkonferenz vorführen.