Interview mit TSMCs CTO Dr. Jack Sun: "Wir glauben nicht, dass wir Vierfach-Patterning brauchen"

TSMC's CTO Dr. Jack Sun mit Elektronik-Redaktuer Frank Riemenschneider.
TSMC's CTO Dr. Jack Sun mit Elektronik-Redaktuer Frank Riemenschneider.

Die weltgrößte Foundry TSMC kann sich über Herausforderungen nicht beklagen: Lieferengpässe bei 28-nm-Chips, der Einsatzzeitpunkt von EuV-Belichtungssystemen unklar, und der Wechsel zu FinFET-Transistoren bei zukünftigen 16-nm-Strukturen sind nur einige Beispiele. TSMCs CTO Dr. Jack Sun erklärte im Elektronik-Interview die Strategie der Foundry.

Elektronik: TSMC bietet bei 28 nm gleich vier Prozesse an: Einen High-Performance-Prozess (HP) mit High-K/Metal-Gate (HKMG), einen Low-Power-Prozess mit SiON, einen weiteren Low-Power-Prozess mit HKMG und noch einen HP-Prozess mit HKMG für Mobilgeräte (HPM). Warum brauchen Kunden zwei HP-Prozesse mit HKMG? Können Sie unseren Lesern die technischen Unterschiede beschreiben?

Dr. Jack Sun: Wir nutzen für beide Prozesse die gleichen High-K-Materialien und den Gate-Last-Ansatz. Beim HPM nutzen wir aber eine dickere Oxid-Schicht und haben an der Sperrschicht Optimierungen vorgenommen, um höhere Durchbruchspannungen und geringere Leckströme zu erreichen. Beim HP, der für CPUs und GPUs ausgelegt ist, wo es primär nur um eine möglichst hohe Rechenleistung ankommt und Leckströme nicht ganz so relevant sind, haben wir eine deutlich dünnere Oxidschicht.

Elektronik: Ihr CEO Morris Chang hat kürzlich zugegeben, dass “TSMC wegen Kapazitätsenpässen einige Problem mit der 28-nm-Fertigung” hatte, was wichtige Kunden wie Qualcomm frustriert hat. Können wir das “Mismanagement Ihrer Investitionen in neue Fertigungslinien” nennen und wie sieht es den heute aus?

Dr. Sun: Diese Probleme liegen definitiv hinter uns, heute können wir die Befürfnisse unserer Kunden zu 100 % befriedigen.

Elektronik: Viele Experten glauben, dass sich der 28-nm-Node so lange halten wird wie noch kein anderer zuvor, da sich nur wenige Firmen eine 20-nm-Fertigung werden leisten können. Sehen Sie das auch so?

Dr. Sun: Das sehe ich auch so. Sicher gibt es Anwendungen, die immer am oberen Ende der Leistungsskala im Wettbewerb stehen und die werden Moore’s Law weiter folgen, egal was es kostet – wie CPUs und GPUs oder SoCs für Mobilgeräte. Für viele Anwendungen ist der 28-nm-Node mit HKMG-Technologie ein Sweet-Spot bezüglich Preis und Leistung. Es gibt heute viele Applikationen auf 65 oder 45 nm, die sicher noch auf 28 nm migrieren werden.

Elektronik: TSMC plante ursprünglich zwei 20-nm-Prozesse anzubieten, einen für hohe Rechenlesitung und einen Low-Power-Prozess, beide auf HKMG basierend. Ihre neueste Roadmap zeigt aber nur noch einen 20nm-HKMG-Prozess, warum haben Sie Ihre Meinung geändert?

Dr. Sun: Um ehrlich zu sein, die Ergebnisse haben gezeigt, dass die Unterschiede zwischen HP- und Low-Power-Prozess bei 20 nm unerwartet gering sind. Anders formuliert: Bei diesem Node können wir mit einem Prozess ein weit breiteres Spektrum an Leistungsaufnahme und Rechenleistung abdecken als bei 28 nm, was die Anforderungen aller Kunden abdecken dürfte und vor allen Dingen die ganze Sache auch wirtschaftlicher macht.

Elektronik: Auch wenn Ihr 20-nm-Prozess weiter mit Planar-Transistoren arbeiten wird, wird es durch Duoble-Patterning signifikante Herausforderungen für Ihre Kunden geben, zudem werden nur noch 1,8-V-Transistoren unterstützt, was das Redisign von Analog-IP erfordern wird, die z.B.für  5-V- oder 3-V-Operationen ausgelegt ist. Wie kann – oder muß – TSMC seine Kunden unterstützen?

Dr. Sun: Zum ersten Teil Ihrer Frage: Wir haben ein paar sehr clevere Design-Regeln und –Tools, die dazu führen, dass Double-Patterning für den Kunden transparent wird. Wir haben diesbezüglich mit den einschlägigen Herstellern von EDA-Tools zusammengearbeitet, und wenn der Designer unseren Regeln folgt, kann er seinen Chip genauso designen wie bisher, ohne sich um Double-Patterning kümmern zu müssen. Was die Analog-IP für höhere Spannungen angeht, muss man sich fragen, ob es wirtschaftlichen Sinn macht, diese auf 20 nm zu portieren, zumal sie ja nicht wie digitale Schaltkreise mitschrumpft  Die Lösung dürfte darin liegen, mehrere unterschiedliche Chips über Interposer zu verbinden und die Analog-IP in größeren Prozessgeometrien zu belassen.

Elektronik: Ursprünglich wollten Sie 2015 mit der Fertigung in einem 14-nm-Prozess und FinFET-Transistoren beginnen. Jetzt planen Sie auf einmal einen 16-nm-Prozess. Liegt das daran, dass die Lithografie für 14-nm nicht wirtschaftlich betrieben werden kann?

Dr. Sun: Das Problem ist, dass EuV verspätet ist. Wir wollten ursprünglich auf 14 nm gehen mit EuV.