Energiespar-Chips US-Startup und Fujitsu entwickeln neuartige Low-Power-Plattform

Gleiche Rechenleistung aber die halbe Leistungsaufnahme wie bei einem typischen CMOS-Low-Power-Prozess? Es klingt unmöglich, aber das amerikanische Startup SuVolta hat zusammen mit dem japanischen Chip-Hersteller Fujitsu einen Bulk-CMOS-Planar-Transistor entwickelt, der genau dies leisten soll.

Laut Peter Vorenkamp, Senior Vice President bei Chiphersteller Broadcom, könnte SuVoltas Low-Power-Plattform „dramatischen Einfluß auf die Industrie nehmen“. Auch T.J. Rodgers, CEO von Cypress und eine Ikone im Silicon Valley, zeigt sich von der Technologie begeistert: Teure Entwicklungen wie EUV-Lithografie, FD-SOI oder FinFETs werden laut Rodgers überflüssig.

In der Tat klingen die Versprechungen von SuVolta fast zu schön, um wahr zu sein: Die Technologie soll kompatibel zu den existierenden Fab-Infrastrukturen sein (d.h. es sind keine neuen Materialien oder Fab-Tools nötig), sie soll sogar zu CMOS-Prozessen kompatbiel sein, was bedeutet, dass keine zusätzlichen Masken notwendig sind. Außerdem sollen die Prozessierungskosten laut SuVolta auch vergleichbar sein. Logik- und Speicher-Schaltkreise sollen ohne oder mit geringen Änderungen weiterverwendet werden können, nur Analog-Schaltkreise bedürfen einer Überarbeitung.

Ein großer Vorteil ist sicherlich die Kompatibilität zu bestehenden EDA-Flows, d.h. auch die Tools können weiterverwendet werden.

Was genau ist der Trick, den SuVolta anwendet? Grob gesagt: Dem Startup ist es gelungen, die Variationen der Schwellenspannung von Transistoren zu reduzieren, und zwar ungefähr um den Faktor 2.

Die Umschaltung der Transistoren von einem hochohmigen in einen niederohmigen Zustand ist abhängig von einer Schwellenspannung. Diese wird bei einem Transistor von mehreren Faktoren bestimmt. Darunter fallen beispielsweise der Herstellungsprozess, eine anliegende Versorgungsspannung und die Temperatur des Halbleiters. Die aufgeführten Faktoren werden auch als Prozess-Parameter bezeichnet. Schwankungen an der Versorgungsspannung oder der Temperatur führen zu einer Änderung der Schwellenspannung. Damit ändert sich aber bei Ansteuerung mit Logiksignalen auch der Umschaltzeitpunkt eines Transistors und es kommt zu Jitter, also zu zeitlichen Abweichungen gegenüber einem vorgegebenen Takt, oder zu einer Änderung des Tastverhältnisses (Duty Cycle). Eventuell variiert die Schwellenspannung auch derart, dass es bei zu kleinen Eingangspegeln zu keiner Umschaltung mehr vom hochohmigen in einen niederohmigen Zustand kommt und somit ein Pegel nicht erkannt wird. Dies tritt insbesondere bei höheren Frequenzen auf.

Aus diversen Patentschriften kann man entnehmen, dass SuVolta nicht mit MOSFETs, sondern mit Sperrschicht-Transistoren arbeitet (JFETs), für die man einen SOI-Fertigungs-Prozess entwickelt hat. Der englische Begriff Silicon On Insulator (SOI, deutsch „Silizium auf einem Isolator“) bezeichnet eine Herstellungstechnologie für Schaltkreise auf Basis von Silizium-Substraten. Diese befinden sich auf einem isolierenden Material, wodurch sich kürzere Schaltzeiten und geringere Leistungsaufnahmen, besonders bezüglich der Leckströme, ergeben.

Der n-Kanal-Sperrschicht-FET besteht aus einer n-leitenden Kristallstrecke. In die Seiten sind zwei p-leitende Zonen eindotiert. Diese beiden Zonen sind elektrisch miteinander verbunden und werden als Gate-Anschluss (G) aus dem Bauteil herausgeführt. Der n-Kanal hat jeweils zwei Anschlüsse. Den Drain (D) und den Source (S). Wenn an diesen Anschlüssen eine Spannung angelegt wird, dann fließt ein Elektronenstrom von Source nach Drain. Die n-leitende Schicht hat gegenüber den p-leitenden Schichten eine positive Spannung. Um die p-leitenden Zonen entsteht eine Sperrschicht (Raumladungszone). Die Breite der Sperrschichten nimmt mit der an Source und Drain anliegenden Spannungshöhe im n-Kanal zu. Die Spannung wird zum Drain hin größer. Daher ist dort die Sperrschicht etwas breiter. Die p-Zonen haben eine Spannung von 0 V. In ihnen fließt kein Strom.

Innerhalb der Sperrschichten befinden sich keine frei beweglichen Ladungsträger (Elektronen). Die Elektronen im n-Kanal müssen den Weg zwischen den Sperrschichten nehmen. Legt man an den Gate-Anschluss eine negative Spannung UGS an, dann werden die Sperrschichten größer. Der n-Kanal wird dünner. Der Strom durch den n-Kanal wird mit ID bezeichnet und wird kleiner. Je negativer die Spannung UGS, desto breiter sind die Sperrschichten, desto größer der n-Kanal-Widerstand, desto kleiner der Strom ID.

Durch Erhöhung der Kanalmobilität erhöht der SuVolta-Transistor den Treiberstrom (Ieff) um 10% oder mehr und ermöglicht durch seinen drastische vergroesserten Body-Koeffizienten ein effektivere Schwellspannungs-Management.

Wegen der Eigenleitung von Halbleiterkristallen lässt sich ein kleiner Sperrstrom durch die Sperrschicht in die p-Zonen nicht verhindern. Er ist allerdings so klein, dass sich die Sperrschicht nahezu leistungslos verändern lässt. Die Sperrschichtbreite und dadurch der Stromfluss durch den FET wird nur mit einer Spannung UGS gesteuert.

Bild 1 zeigt die Unterschiede in der Variation der Schwellenspannungen eines herkömmlichen Planar-Transistors im Vergleich zu einem SuVolta-Transistor. SuVolta’s nutzt einen sogenannten “Deeply-Depleted-Channel-Transistor”, ein JFET, der mit einer veränderten Ladungsträger-Kanalstruktur arbeitet. Ohne Details zu verraten, die zufällige und durch andere Faktoren bedingte Fluktuation von Dotanden wird limitiert, während parasitäre Kapazitäten reduziert werden, um die Schaltgeschwindigkeit beibehalten zu können.

Durch die reduzierten Schwellenspannungs-Variation ist es gelungen, SRAM-Speicher mit einer Versorgungsspannung von nur 0,5 V zu betreiben – heute üblich sind 0,8 V oder höher. Die Folge ist eine reduzierte Leistungsaufnahme von rund 50 % im aktiven Modus, die Leckströme, die exponentiell von der Schwellenspannung abhängen (Bild 1 unten), sogar um 80 %.

Bild 2 zeigt reale Messwerte eines Vergleichs der durch Leckströme verursachten Verlustleistung eines in einem 65-nm-Prozess gefertigten SRAMs. Die SRAMs werden laut einer Patentschrift aus dem Jahr 2008 mit zwei Bipolar-JFETs aufgebaut.

Lizenznehmer und Entwicklungspartner Fujitsu Semiconductor wird SuVolta-Transistoren für die in 65 nm gefertigten ASSP- und ASIC-Produkte sowie für Kunden-Chips, die Fujitsu als Foundry fertigt, einsetzen.

Laut SuVolta sollen die Transistoren nach unten skalierbar sein. Sollte dies der Fall sein, dürften bald weitere Interessenten anklopfen, vor allen Dingen diejenigen, die durch Intels erst kürzlich erfolgte FinFET-Ankündigung einen großen Wettbewerbsnachteil erlitten haben.