Miniaturisierung der Chip-Verdrahtung Toolbox mit neuen Prozessen, Leitermaterialien und Boostern

Die Verkleinerung der Interconnect-Strukturen für Chips, bis hin zum 3-nm-Knoten und noch kleiner, braucht eine Reihe von Innovationen. Einen Weg dorthin sieht das Forschungszentrum IMEC im Einsatz von Single-Print-EUV und mit der Integration zusätzlicher Funktionen im Back End of Line.

Interconnects – die winzigen Verdrahtungsstrukturen der Chips – verteilen den Takt und andere Signale, stellen die Versorgungsleistung und Masse­anschlüsse bereit und verbinden die Transistoren des Chips. Diese Interconnect-Strukturen sind als unterschiedliche Metallisierungslagen, als lokale Verbindungen (Mx) auf der Zwischen­ebene, sowie als semi-globale und globale Verdrahtungen ausgebildet. Die Gesamtzahl der Lagen kann dabei bis zu 15 erreichen, wobei die typische Anzahl der Mx-Lagen zwischen drei und sechs liegt.

Jede dieser Verbindungslagen enthält metallische Leiterbahnen mit einer gemeinsamen parallelen Ausrichtung und dielektrische Materialien. Die Metallisierungslagen sind untereinander über vertikale Durchkontaktierungen (Via) verbunden, die mit Metall gefüllt sind.

Seit seiner Einführung Mitte der 1990er-Jahre ist der Kupfer-basierte (Cu) Dual-Damascene-Prozess in Verbindung mit einem Low-k-Dielektrikum, z.B. SiO2, SiCO:H und Luftspalt, das Arbeitspferd in der Herstellung von metallischen Leiterbahnen und Durchkontaktierungen, sowohl für Logik- wie Speicher-Chips.

Die traditionelle Skalierung der CMOS-Technik in Form aufeinander folgender Technikknoten erfordert die Reduzie­rung der Dimensionen der Verbindungsstrukturen, die am Schluss zur Verknüpfung der Bauelemente (BEOL, Back End of Line) auf dem Chip aufgebracht werden. Ziel ist es, den Mittenabstand der Leiterbahnen (Pitch, im weiteren Text als Leiterbahnabstand bezeichnet) zu verringern. Die Miniaturisierung von FinFET-Transistoren dürfte sich zukünftig verlangsamen. Die Dimen­sionen der Verbindungsstrukturen im BEOL-Bereich dagegen werden weiterhin mit dem Faktor ~0,7× verkleinert, um mit der erforderlichen flächenbezogenen Chip-Miniaturisierung Schritt zu halten.

Die fortschrittlichsten Interconnect-Techniken, die derzeit in Produktion sind, z.B. der 10- und 7-nm-Technikknoten, haben lokale M1-Lagen mit einem Mittenabstand der Leiterbahnen bis herab zu 36 nm, damit sie zu den Dimensionen der Transistoren passen. Um die Leistungsfähigkeit der Metallverbindungen aufrecht zu erhalten, hat die Halbleiterindustrie damit begonnen, Kobalt (Co) als eine alternatives Material für die Metallisierung sowie Luftspalte als Alternative zum Low-k-Dielektrikum zu verwenden – sowohl in Speicher- als auch in Logik-ICs.

Die Integration von Dünnfilm-Tran­sistoren (TFT) auf der Zwischenebene (intermediate) der Verdrahtung gilt ebenfalls als gute Gelegenheit, um zusätzliche Funktionen zu integrieren. Auf dieser Zwischenebene ist die Via-Dichte relativ niedrig. Dadurch ist genügend Platz für kleine Transistoren wie TFTs vorhanden. Sie lassen sich hier in einer Reihe von Applikationen einsetzen, unter anderem in der Stromversorgung. Die ersten Techniken mit TFTs in der Zwischenebene waren hauptsächlich auf Applikationen wie das IoT (Internet of Things) beschränkt.

Auf dem Weg zur 3-nm-Verbindung

Die Verkleinerung der Dimensionen der Chip-Komponenten unter den 5-nm-Technikknoten wird zu einer wachsenden Herausforderung. Dies ist hauptsächlich durch die Einschränkungen der Elektrostatik und die strukturelle Variabilität in der Herstellung der elektrisch aktiven Bauelemente (FEOL, Front End of Line) bedingt sowie durch Routing-Engpässe, erhebliche Signalverzögerungen durch RC-Anteile und die sehr dichte Verdrahtung.

Die RC-bedingte Signalverzögerung entsteht durch den reduzierten Querschnitt der metallischen Leiter. Mit dem kleineren Querschnitt erhöht sich der RC-Wert – Produkt aus Widerstand und Kapa­zität – der Verbindungen, was nicht nur zu einer starken Vergrößerung der Si­gnalverzögerung führt, sondern auch die Verlustleistung erhöht. Diese Probleme zeigten sich bereits bei früheren Technikknoten und sie verschlimmern sich mit jeder neuen Generation.

Um die Miniaturisierung der Verbindungen zukünftig fortzusetzen, über den 5-nm-Technikknoten hinaus, erforschen die Wissenschaftler beim IMEC (Interuniversity Microelectronics Centre) eine Reihe von Prozess-Innovationen und neue Materialien.

Der Werkzeugkasten für zukünftige Verfahren zur Fertigung von Chip-Verbindungsstrukturen (Bild 1) umfasst auch die Einführung der Single-Print-EUV-Lithografie (EUV, Extreme Ultra Violet) mit Dual-Damascene-Integration, außerdem mit Semi-Damascene-Prozessen in Kombination mit Luftspalten, und Supervia-Strukturen zur Verbesserung der Routing-Situation – als Miniaturisierungsbeschleuniger (Scaling Booster).

Alle diese Innovationen verlangen neue Leiterbahnen mit einer besseren  Kennzahl (FOM, Figure of Merit) im Vergleich zu traditionellen Chip-Verdrahtungstechniken mit Cu oder Co. Der Werkzeugkasten wird ergänzt durch die Integration von TFTs im BEOL-Prozess für eine Reihe zusätzlicher Funktionen. In den folgenden Abschnitten werden diese Maßnahmen detailliert vorgestellt.

Von Dual Damascene...

Die Halbleiterindustrie wird die gegenwärtige Dual-Damascene-Technik so lange wie möglich beibehalten, bevor sie auf einen neuen Integrationsprozess übergeht. Der Schlüssel zur weiteren Nutzung von Dual Damascene in Richtung kleinerer Leiterbahnabstände ist die Einführung der Single-Print-EUV-Lithografie zur Strukturierung der dichtesten Leiterbahnen auf den Lagen M1 und M2 und deren Durchkontaktierungen (V1), was die Prozesskomplexität reduziert.

Im Hinblick auf die gegenwärtigen Immersions-basierten Multi-Patterning-Optionen ermöglicht Single-Print-EUV einen kosteneffektiven und signifikant kürzeren Prozessfluss. Die wahren Vorteile dieses Ansatzes werden bei Leiterbahnabständen bis herab auf mindestens 30 nm erwartet.

Auf der IEEE International Interconnect Technology Conference (IITC) 2019 hat das IMEC einen Dual-Damascene-Testaufbau demonstriert, der für die Fertigung von Logik-ICs im 3-nm-Technikknoten relevant ist. Die M1-Lage wurde per Single-Print-EUV strukturiert. Für die M2-Lage mit 21 nm Leiterbahnabstand wird vorgeschlagen ein hybrides Lithografie-Verfahren einzusetzen, mit einem Immersions-basierten 193-nm-SAQ-Prozess (SAQ, Self Aligned Quadrupole) zum Aufbringen der Leiterbahnen und Graben (Trench) und einem Single-Print-EUV-Prozess für die Block- und Via-Strukturen.

Im Testaufbau wird eine Ruthenium-Metallisierung (Ru) ohne Diffusionsbarriere und ein Isolator mit einer Dielektrizitätskonstante von ε = 3,0 verwendet. Damit wurde im Vergleich zu vorherigen Generationen eine Verbesserung des RC-Werts von 30 % erzielt, ohne die Zuverlässigkeit zu tangieren (Bild 2).

Derzeit untersucht das IMEC-Team die Möglichkeiten der Realisierung von 16-nm-Leiterbahnabständen. Die Realisierung einer derart aggressiven Abstandsregel ist eine Herausforderung aufgrund der Probleme, z.B. durch die Schwankungsbreite, die mechanische Stabilität und außerdem durch die wachsende Komplexität des Prozessablaufes, da Multi-Patterning-Optionen erforderlich sind.

...zu Semi Damascene

Ein interessanter Ansatz zur Erweiterung des Damascene-basierten Prozesses in Richtung des 16-nm-Leiterbahnabstandes ist die Einführung eines Semi-Damascene-Moduls – das in Verbindung mit traditionellen Dual-Damascene-Modulen existieren kann. Der essenzielle Unterschied zwischen Semi Damascene und Dual Damascene besteht im Verzicht auf das chemisch-mechanische Polieren (CMP, Chemical Mechanical Polishing) beim Metall – dem letzten Verarbeitungsschritt im Dual-Damascene-Prozess.

Die Semi-Damascene-Verarbeitung beginnt mit der Strukturierung einer Via-Öffnung und ihrer Ätzung in eine dielektrische Schicht. Anschließend wird die Durchkontaktierung mit Metall, z.B. Ru, gefüllt – dabei geht die Metall-Deposition so lange weiter, bis sich eine Metalllage über dem Dielektrikum bildet. Die Metallfläche wird anschließend maskiert und geätzt, um Leiterbahnen zu erzeugen.

Der wirkliche Vorteil der Semi-Damascene-Verarbeitung im Vergleich zu Single- und Dual-Damascene ist die Fähigkeit zur Reduktion der Schwankungsbreite und zur Ausbildung von Luftspalten zwischen den Leiterbahnen – als Alternative zu den konventionellen Dielektrika wie SiO2. In Kombination mit Ru als Leitermaterial ist keine Diffusionsbarriere zwischen dem Dielektrikum und dem Leiter erforderlich.

Dieser Aufbau begrenzt den Kapazitätsanstieg bei großen Aspect Ratios (Verhältnis des Durchmessers zur Tiefe der Durchkontaktierung). Der Kapazitätsanstieg beim größeren Aspect Ratio gilt als schwerwiegendes Hindernis bei der Verbesserung des RC-Wertes von Chip-Verbindungen bei der Verwendung konventioneller Dual-Damascene-Prozesse. Größere Aspect Ratios sind erforderlich zur Reduzierung des Widerstandes und der Schwankungsbreite, doch ihr positiver Effekt wird durch den unerwünschten Kapazitätsanstieg zunichte gemacht. Der Einsatz von Semi-Damascene-Modulen mit Ru-Luftspalten, die ohne Diffusionsbarriere auskommen, kann dieses Problem lösen (Bild 3).

Vor einiger Zeit hat das IMEC-Team die Möglichkeit der Erzeugung von Leiterbahnen mit Metal Patterning demonstriert. Kürzlich wurde dies mit Single-Print-EUV kombiniert, was in uniformen metallischen Leiterbahnen mit 30 nm Leiterbahnabstand resultierte.