ISSCC 2011 Neues von AMDs Bulldozer und Intels Westmere

In zwei Vorträgen gaben AMD-Architekten weitere Details vom Bulldozer-Core bekannt, zudem stellte Intel einige Technologien seines 10-Core-Serverprozessors Westmere EX vor.

Hugh MacIntyre, Senior Engineer bei AMD, erklärte, dass Bulldozer eine Taktfrequenz von 3,5 GHz erreichen werde und dabei dieselbe Leistung aufnehmen werde wie AMDs vorherige Architektur. Die Versorgungsspannung kann 0,8 – 1,3 V betragen. Bulldozer besteht aus 213 Mio. Transistoren und belegt 30,9 mm2 Silizium. Er wird in einem 32-nm-SOI-Prozess mit 11 Metal-Gates gefertigt.

Die Architektur beinhaltet aus zwei Integer-Pipelines und einer Gleitkomma-Einheit, zusammen können vier Befehle in einem Taktzyklus verarbeitet werden. Durch die zweite Integer-Pipeline werden zwar 12,5 % mehr Die-Fläche belegt, durch diesen Dual-Core-Ansatz glaubt man jedoch, in vielen Anwendungen 80 % mehr Rechenleistung zu erzielen.

Jeder Integer-Block hat einen separaten 16 Kbyte-Daten-Cache, ein 64 Kbyte großer Befehls-Cache wird geteilt. Die Gleitkomma-Einheit bekommt neue Vektor-Instruktionen spendiert, die ähnlich zu denen in Intels neuem Sandy-Bridge-Design sind. Es gibt auch zwei 128-bit-MAC-Einheiten.

In einem weiteren Vortrag erklärte Michael Gordon, ebenfalls Ingenieur bei AMD, den 40 Einträge umfassenden Out-of-Order-Scheduler sowie die Ausführungseinheit, die wie schon erwähnt vier Befehle pro Taktzyklus abarbeiten kann. Die Kernaussage: Es werden 90 % der Rechenleistung der vorherigen AMD-Architektur erreicht, jedoch signifikante Einsparungen beim Energieverbrauch und bei der Siliziumfläche erzielt.

Shankar Sawant, Senior Enineer bei Intel im indischen Bangalore, beschrieb, welche Techniken man beim Design des 10-Core-Serverprozessors Westmere-EX eingesetzt hat, um Energie zu sparen. Der 32-nm-Chip enthält zwei Speichercontroller und vier Intel-Quick-Path-Interconnect (QPI) genannte Schnittstellen, mit denen man auf einen Datendurchsatz von 6,4 TByte/s kommt.

Intel hat einen neuen Low-Power-Modus C6 eingeführt. Entscheidenen Anteil an den Einsparungen hat eine SMI-Disable genannte Technologie (32 % der Gesamteinsparungen), bei welcher die I/O-Links zum Speicher abgeschaltet werden sowie die MCG (Macro Clock Gating) genannte Schaltkreis-Implementierung (29 %). Dabei wird Power-Gating für die Nicht-Core-Elemente (QPI-Link, Speicherkanäle) des Chips realisiert. Natürlich kann aber auch jeder Core einzeln von der Taktversorgung abgeklemmt werden. Der letzte große Einsparungsblock (19 %) betrifft die Versorgungsspannung (Green VID, GIVD). Hierbei wird die Versogungsspannung für die Nicht-Core-Elemente unter das Niveau der Cores selbst abgesenkt.