SiC-MOSFETs Mythos Gate-Oxid-Zuverlässigkeit

SiC-MOSFETs
SiC-MOSFETs

Die Gate-Oxid-Zuverlässigkeit vor allem bei Si-MOSFETs stellt die Entwickler mit zunehmender Miniaturisierung der Bauelemente immer wieder vor neue Herausforderungen. Diese scheinen sich auch auf SiC-MOSFETs zu übertragen. Cree räumt nun mit den Vorurteilen in Bezug auf die Gate-Oxid-Zuverlässigkeit bei SiC-MOSFETs auf.

SiC-MOSFETs wurden in den zurückliegenden zwanzig Jahren hinsichtlich ihrer Zuverlässigkeit eingehend untersucht, wobei man die hohen Spannungsanforderungen im Bereich der Leistungselektronik im Visier hatte. Die entscheidendsten Zuverlässigkeits-Anforderungen der Schaltungs-Designer haben mit der Zuverlässigkeit der Drain bei hohen Spannungen sowie mit der Zuverlässigkeit der Gate-Oxid-Schicht zu tun. Geprüft werden diese Eigen- schaften mit den Verfahren High Temperature Reverse Bias (HTRB) und High Temperature Gate Bias (HTGB), die von der Joint Electron Devices Engineering Council, kurz JEDEC, für die Prüfung von Leistungshalbleitern definiert wurden. Die Leistungshalbleiter müssen jedoch nicht nur diese Prüfungen bestehen, sondern es muss auch die Stabilität ihrer elektrischen Parameter nachgewiesen werden. Da das Bestehen der besagten Tests für SiC-MOSFETs in der Vergangenheit stets eine Herausforderung darstellte, gab es vermehrt negative Publicity bezüglich der Zuverlässigkeit dieser Bauelemente.

Cree gelang es mit einer Kombination aus Werkstoffen, Verarbeitungsverfahren und Designverbesserungen, diese Herausforderung in ihren SiC-MOSFETs mit der Bezeichnung Z-FET zu überwinden. Im Folgenden soll anhand von Zuverlässigkeitsdaten, die mit kommerziell verfügbaren SiC-MOSFETs eingeholt wurden, belegt werden, dass diese sogar zuverlässiger als Si-MOSFETs sind, die sich als Indus-trie-Standard etabliert haben.

Die Drain-Zuverlässigkeit bei hohen Spannungen

Zu den hauptsächlichen Wertversprechen im Zusammenhang mit SiC-Leistungshalbleitern gehört die höhere Spannungsfestigkeit bei deutlich dünneren Sperrschichten und dementsprechend stärkeren elektrischen Feldern. Hierbei kommt es also entscheidend darauf an, die Haltbarkeit und Stabilität der SiC-MOSFETs bei HTRB-Bedingungen zu gewährleisten. Entscheidende Voraussetzungen hierfür sind die Eindämmung von Materialdefekten, die Reduzierung fertigungsbedingter Defekte und das Design der Bauelemente.

Als Weltmarktführer fertigt Cree SiC-Kristalle, die in Produktionsstückzahlen geringste Defektdichten aufweisen; dabei  konnte die mittlere Dichte des Micropipe-Defekts auf unter 1 cm -2 reduziert werden (Bild 1). Darüber hinaus konnte für jede Umstellung auf größere Wafer-Durchmesser das epitaktische Wachstum der aktiven Schichten so optimiert werden, dass Epitaxiedefekte und Teilchen-Falldowns während des Hochtemperatur-Wachstums praktisch nicht mehr auftreten. Hierdurch ist es möglich, qualitativ hochwertige Epi-Wafer für die Bauelemente-Produktion herzustellen.

Zudem ist aufgrund der besonderen Werkstoff-Eigen- schaften von SiC ein Reinigungsverfahren erforderlich, das es ebenfalls zu beherrschen gilt, um fertigungsbedingte Defekte auszumerzen.

Zuletzt setzt Cree bei den Leistungshalbleitern auf ein konservatives Design, das auf eine maximale Effektivität des Randabschlusses ausgerichtet ist, während gleichzeitig die Feldstärke innerhalb der aktiven Bereiche minimiert wird.

Auf die Kombination dieser drei Optimierungen setzten die Amerikaner bereits bei ihren SiC-Schottky-Dioden. Die dabei erzielte FIT-Rate (Failure In Time) von 0,31 Ausfällen pro Milliarden Stunden ist um ein Vielfaches besser als der Wert konkurrierender PiN-Dioden auf Si-Basis. Nun wendet Cree die erwähnten Vorteile in Bezug auf das Kristallwachstum, die Epitaxie, die Produktion und das Design bei ihren SiC-MOSFETs an. Dementsprechend hoch sind die Erwartungen hinsichtlich der Drain-Zuverlässigkeit bei hohen Spannungen. Ein Indiz hierfür ist das erfolgreiche Bestehen des HTRB-Tests (drei Lose von 77 1.200-V/80-mΩ-Z-FETs) bei einer Sperrschicht-Temperatur von 150 °C.

Gate-Oxid-Zuverlässigkeit

Die hochohmige Gate-Elektrode macht den SiC-MOSFET zu einem attraktiven Schaltbaustein, der sich leicht in bestehende, bisher mit Si-MOS-Bausteinen bestückte Umrichterschaltungen einfügen lässt. Nachteilig an einer solchen Struktur ist dagegen das fragile Gate-Dielektrikum, das einen Totalausfall erleiden kann, wenn es zu einer elektrostatischen Entladung (Electro-Static Dis-charge - ESD) oder einem strahlungsbedingten SEGR-Ereignis (Single Event Gate Rupture) kommt. SiC-MOSFETs besitzen ebenso wie Si-MOS-Bauelemente ein Gate-Dielektrikum aus SiO2.

Dabei wird durch das Einlagern von Stickstoff dafür gesorgt, dass sich die Qualität der Grenzschicht verbessert und der Kanalwiderstand verringert wird [1]. Ein sorgfältiges Design des Z-FET sorgt außerdem dafür, dass kein nachfolgender Oxidationsvorgang die Qualität und Integrität des SiC-MOS-Systems unterminiert. Vor der kommerziellen Einführung wurde der Z-FET eingehend mit JEDEC-empfohlenen Methoden geprüft, um die Festigkeit des Dielektrikums sowie die Lebensdauer und Ausfallverteilung des Gate-Oxids zu bestimmen.

Qualitätstests im Fokus

Der erste Test zur Ermittlung der Gate-Oxid-Qualität besteht im Messen der Festigkeit des Dielek-trikums. Hierzu wird die Durchschlagsfestigkeit der SiO2-Schicht gemessen, die bekanntermaßen theoretisch bei 10 MV/cm liegt und in sorgfältig konstruierten MOS-Bausteinen unabhängig von den benachbarten Werkstoffen sein sollte.

Im Verlauf dieses Tests wird die Spannung an der Gate-Elektrode eines 1.200-V/80-mΩ-MOSFETs von 0 V auf die Durchbruchspannung erhöht, während die Drain- und die Source-Elektrode an Masse liegen. Die Ergebnisse dieses Tests für drei zufällig ausgewählte Bausteine sind in Bild 2 dargestellt. Der Gate-Leckstrom steigt zunächst vom Hintergrundwert bei 6,5 MV/cm an. Anschließend kommt es zu einem Fowler-Nordheim-Tunneln, bevor bei 10 MV/cm der erwartete Totalausfall eintritt. Dies geschieht einheitlich bei allen drei Bauelementen.

Gemäß dem JEDEC-Dokument JESD92 ist das CVS-TDDB-Verfahren (Constant Voltage Stress Time-Dependent Dielectric Breakdown) nach wie vor die bevorzugte Methode, um die Lebensdauer des Gate-Oxids von MOS-Bauelementen zu bestimmen [2].

Für diese Messung werden 200 × 200 µm² große TDDB-MOSFETs mit der gleichen Zellenstruktur wie ein Z-FET hergestellt. In einem einzigen Test (Bild 3) werden die Gate-Elektroden von 18 TDDB-MOSFETs bei einer Temperatur von 175 °C gleichzeitig einer hohen, nahe der Durchbruchspannung liegenden Spannung ausgesetzt. Ebenso wie bei der Messung der Festigkeit des Dielektrikums liegen Drain und Source auch hier an Masse, während der Gate-Leckstrom mit einem Datenlogger aufgezeichnet wird. Alle 18 Bauelemente werden bis zum Durchbruch belastet, um die Ausfallstatistik zu analysieren und die t63-Lebensdauer - dies ist die Zeit, nach deren Verstreichen 63 % der Prüflinge ausgefallen sind - für die jeweilige Gate-Vorspannung zu bestimmen.

Die Prozedur wird wiederholt, um die t63-Lebensdauer für mindestens drei Gate-Bias-Spannungen zu ermitteln. Die Resultate werden daraufhin in ein einfach logarithmisches Diagramm eingetragen.