IC-Design Musterabgleich: Blaupause für weiteren Erfolg

Musterbasierte Ausnahmen

Automatisches Ausnahme-Management (Waiver Management) unterstützt die selbsttätige Erkennung und Entfernung von vernachlässigbaren Designregeln Verletzungen. Der Musterabgleich kann in einem herkömmlichen Waiver-Flow genutzt werden, um in einem Layout jene Muster zu erkennen, die vernachlässigbaren Mustern entsprechen und bereits in einer Musterbibliothek definiert wurden.

Alle DRC-Fehler, die bezüglich der Muster in der Bibliothek gemeldet wurden, können ebenfalls automatisch vernachlässigt werden, wenn sie den Ausnahmekriterien entsprechen. Typische Kandidaten enthalten Konfigurationen, bei denen es nicht notwendig ist, das Design bis an die Grenzen auszureizen (wie Speicherzellen), Geometrien, von denen der Designer glaubt, dass sie nicht ordnungsgemäß als Fehler gekennzeichnet wurden, oder DFM-Anforderungen, die nicht zwingend sind (Bild 2). Wenn der Designer zwar die Form der vernachlässigbaren Fehlermuster kennt, aber nicht die einzelnen Zellen, in denen diese Muster auftreten, dann bietet die Kombination von automatischem Musterabgleich und Ausnahmeregelung sowohl hinsichtlich der Zeitersparnis als auch der Genauigkeit große Vorteile,

Die IP (Intellectual Property) von Speichern ist häufig eine „Soft“-IP. Das bedeutet, dass IP-Anbieter keinen physikalischen Speicher zur Verfügung stellen müssen, sondern Software, mit der sich ein vom Anwender konfigurierbarer Speicher aufbauen lässt. Da die IP-Anbieter die endgültige Speicher Konfiguration des Anwenders nicht kennen, können sie keine funktionierende DRC-Ausnahmeregelung zur Verfügung stellen, weil die genaue hierarchische Struktur nicht vorhanden ist.

Speicher werden jedoch aus sich wiederholenden Mustern aufgebaut. Die Bereitstellung dieser Muster zusammen mit den damit verbundenen bekannten und vernachlässigbaren Fehlerstellen gestattet es dem Anwender, diese Muster in einem automatisierten Waiver-Prozess zu verwenden.

Muster und DFM

Im Zusammenhang mit den von der Foundry für Design for Manufacturing (DFM) empfohlenen Prüfungen steht ein zweites Anwendungsmodell. Dieses hilft Designern, die Ausbeute zu verbessern, indem sie die Dimensionen des Designs dort wo es möglich ist anzupassen. Eine verbesserte Ausbeute ist sicherlich ein Vorteil. Im Vergleich zur Gewährleistung eines DRC-cleanen Designs ist sie jedoch zweitrangig. Die schiere Menge Empfohlener-Regeln und die Notwendigkeit, jedes Ergebnis zu überprüfen, ob eine Änderung gemacht werden darf oder nicht, führt dazu, dass die Behebungen von DFM-Fehlern häufig aus dem Tapeout-Zeitplan fallen.

Mit Hilfe des Musterabgleichs und der automatischen Waiver-Flows können Designer die Ergebnisse eines DRC schnell überprüfen und Konfigurationen (Muster) kategorisieren, die sie nicht modifizieren können oder wollen. Alle Resultate empfohlener Regeln, die mit diesen Mustern verbunden sind, werden in nachfolgenden Durchläufen automatisch unterdrückt, so dass nur die Konfigurationen übrig bleiben, die geändert werden müssen. Die Bibliothek mit Ausnahme-Mustern kann archiviert und wiederverwendet werden, so dass sich der Entwickler auf die Ergebnisse konzentrieren kann, die den größten Vorteil versprechen. Durch die Fähigkeit, Resultate empfohlener Regeln schnell durchzugehen, können Designer wertvolle Designverbesserungen erreichen und dennoch ihre Tapeout-Zeitpläne einhalten.

Die Verwendung des Musterabgleichs zur Unterdrückung von Fehlerresultaten bedeutet auch, dass der Designer die Fehlermuster unabhängig von ihrem Zellkontext finden kann, da der Musterabgleich nur nach den spezifizierten Geometrien sucht. Diese Funktion bietet Designteams einen großen Vorteil, denn wenn die Foundry tatsächlich einen Layer oder einen Chip fertigt, spielt es keine Rolle, wo sich die Zellgrenzen befinden, es kommt nur auf die Geometrien an, die belichtet werden sollen.

Beeinträchtigungen der Ausbeute verhindern

Eine der nützlichsten Anwendungen des Musterabgleichs ist es, Yield-Detractors zu finden welche die Ausbeute verhindern und von der Foundry identifiziert wurden. Ein Yield-Detractor ist eine Polygon (oder eine Gruppe von Polygonen) im Layout des Designs, die sich als systematische (nicht zufällige) Quelle von Chip-Fehlern erwiesen hat. Yield-Detractor-Muster ergeben sich aus einer Vielzahl von Fertigungsproblemen einschließlich Lithografie, Ätz-Charakteristiken und vielen anderen. Bei 28 nm und darunter stellen viele der führenden Foundries ihren Kunden Yield-Detractor-Programme mit verbotenen Mustern zur Verfügung. Wie der DRC ist auch diese Prüfung, die sichergestellt ist, dass sich keines dieser Muster im Layout befindet, ein obligatorischer Schritt zum vollständigen Tapeout-Signoffs.

Parallel zur wachsenden Verwendung von Yield-Detractor-Musterbibliotheken durch die Foundries, nutzen Unternehmen den Musterabgleich zur Identifizierung spezieller Yield-Detractors in ihrem Design. Basierend auf Problemen mit früheren Designs, können Unternehmen den Musterabgleich verwenden, um eine eigne Bibliothek mit Yield-Detractor-Mustern zu erstellen. Unabhängig davon, ob dieser Prozess von einem gemeinsamen Qualitätsprozess mit einer Foundry getrieben ist oder durch die unternehmenseignen Designmethoden, die Yield-Detractor-Musterbibliotheken werden zur Identifizierung und Entfernung schwacher (oder „verdächtiger“) Muster in laufenden Designs verwendet.

Durch Erstellung und Pflege der wachsenden Musterbibliothek als proprietäre Information, können Unternehmen eine echte Wettbewerbsdifferenzierung schaffen. Sie sind unter Umständen in der Lage, Re-Spins zu vermeiden, die Massenfertigung schneller zu erreichen und die Designvariabilität für ihren speziellen Designstil zu reduzieren.