ISSCC 2020 KI und IoT – zusammen als »AIoT« unschlagbar

Schaltungsentwurf -- Unter der Haube

Während der letzten Jahrzehnte war das Mooresche Gesetz der zentrale Dünger, der die Fortschritte in Informatik und Kommunikation "befruchtet" hat, ist Loh überzeugt.  Von 2007 bis 2017 stieg die Gatter-Dichte etwa alle 5 Jahre um das 10fache, was nur knapp unter der vorhergesagten Rate bleibt, die das Moore'sche Gesetz definiert, nämlich eine Verdoppelung alle 1,5 Jahre. Die Wachstumsrate oder Steigung ist zufällig ähnlich wie der Anstieg der Datenrate (Bild 8). Da die Prozessskalierung jedoch nicht mehr einer geraden Linie auf einer logarithmischen Skala folgt (Bild 12), hat das Interesse an verschiedenen More-than-Moore-Techniken zugenommen. Insbesondere fortgeschrittene Gehäusetechnologien, die heterogene Integration ermöglichen, ziehen besondere Aufmerksamkeit auf sich. In den folgenden Abschnitten werden einige dieser fortgeschrittenen Techniken untersucht, mit denen sich die Grenzen der Skalierung überwinden lassen.

Fortschritte im Packaging

In jüngster Zeit hat die Idee der Chiplets – das Aufbrechen und Disaggregieren von großen Chipfunktionen in kleinere Chipfunktionen dank der Entwicklung von XSR-SerDes erheblich an Zugkraft gewonnen (Bild 13). Beim Chiplet-Konzept werden die kleineren Chips durch fortschrittliche 2,5D- und 3D-Packaging-Technologien wie CoWoS (Chip-auf-Wafer-auf-Substrat), InFO (integriertes Fan-out) und FOWLP (Fan-out-Package auf Wafer-Ebene) zusammengefügt, die sich bereits alle in Produktion befinden (Bild 14). Im Gegensatz zu älteren Generationen der Multi-Chip-Montage haben diese neuen Technologien das Potenzial, Tausende von Hochgeschwindigkeits-IOs in ein und demselben Gehäuse zu integrieren. Diese hohe Dichte wird durch die Nutzung von Fine-Line-Lithographie auf Wafer-Ebene erreicht, um qualitativ hochwertige Leitungen zu bilden, die kleinere Chips auf der Oberseite des Silizium-Interposers miteinander verbinden.
Zur Verbindung der kleineren Chips mit dem Interposer werden Micro-Bumps verwendet. Beim CoWoS-Verfahren, das für HPC-Produkte (High Performance Computing) zur Integration eines SoC und eines Speichers mit hoher Bandbreite (HBM) weit verbreitet ist, ist ein 40-μm-Bump-Pitch und 0,4 μm / 0,4 μm Routing-Layer-Breite/Zwischenraum Standard. Eine neuere Gehäuse-Innovation ist eine Variante von FOWLP, die zuerst von MediaTek für einen 6,4-Tb/s Netzwerk-Switch-Chip entwickelt wurde, der sich in Massenproduktion befindet. Zwei Dies sind über mehrere tausend I/Os verbunden, um als ein größeres SoC zu arbeiten.

Das Chiplet-Konzept adressiert mehrere Probleme im Zusammenhang mit der Verlangsamung der Prozessskalierung. Eines davon ist, dass die Ausbeute für mehrere kleine Chips viel besser ausfällt als für einen großen monolithischen Chip. Ein weiteres Problem ist, dass es im Zeitalter komplexer System-on-Chips ökonomisch sinnvoller ist, verschiedene Funktionen wie CPU, Speicher, Analog, HF usw. in separate Chiplets zu zerlegen, die dann in den am besten geeigneten Prozessknoten hergestellt und leichter wiederverwendet werden können. Die Herausforderung liegt darin, wie sich die Chip-zu-Chip-Kommunikation effizient implementieren lässt. Derzeit gibt es Bestrebungen, Standards zu schaffen, mit denen die Kommunikation zwischen den Chips reibungslos ablaufen kann. Es gibt auch fortlaufende Bemühungen zur Standardisierung von XSR-SerDes, die auf eine Dichte von 1 Tbit/s/mm bei einer Energieaufnahme von 1 bis etwa 1,5 pJ/bit abzielen. Über die derzeitigen SoA-2,5D-Technologien hinaus gibt es echte 3D-ICs, bei denen die Chips hergestellt oder übereinander gestapelt werden. Sie können durch Silizium oder Gehäuse verbunden werden, und die Unterscheidung zwischen On-Die- und Die-to-Die-Verbindungen spielt keine Rolle mehr. Im nächsten Jahrzehnt sind in diesem Bereich sicherlich weitere Innovationen zu erwarten, prognostizierte Loh.

Prozesstechnik vor Herausforderungen

Obwohl sich die Skalierung der Prozesse verlangsamt hat und irgendwann im nächsten Jahrzehnt zum Stillstand kommen könnte, geht das Tempo der Skalierung vorerst unvermindert weiter. Jahrzehntelang hat sich die Industrie an den Rhythmus von 50 % Flächenschrumpfung, 30 % Reduzierung der Leistungsaufnahme und 20 % Geschwindigkeitssteigerung alle 18 Monate gehalten, wie es das Moore'sche Gesetz vorgibt. Obwohl dieser Fortschritt vor einigen Jahren durch Leckströme zu entgleisen drohte, hat die Einführung von FinFET-Strukuren den Trend auf Kurs gehalten. Da jedoch die dynamische Leistung weiter zunimmt, werden die Gesamtleistungsaufnahme und das Wärmemanagement zu einem Albtraum (Bild 15). In der Analyse von Mediatek steigt die Leistungsdichte mit jedem neuen Technologieknoten um das 1,7-fache und nähert sich nun 3,7 W/mm². Aufgrund der schwerwiegenden Wärmeableitungsprobleme ist es notwendig, die Energieeffizienz nicht nur bei batteriebetriebenen Produkten, sondern auch bei HPC- und ähnlichen Produkten zu verbessern.
Während die baldige Einführung von Transistorstrukturen wie Gate-Allround (GAA) in die Massenproduktion dazu beitragen wird, das Problem der Leistungsdichte zu entschärfen, bleibt die Optimierung von Schaltungen für den Betrieb mit niedrigen Spannungen ein entscheidendes Instrument für Energieeffizienz, insbesondere bei Geräten im »Blattwerk der Bäume«. Techniken wie der Sub-Threshold-Betrieb tragen zwar zur Senkung der Energieaufnahme des Systems bei, sind jedoch anfällig für Gerätevariabilität, die zu einer begrenzten maximalen Betriebsgeschwindigkeit führt. Daher werden in den kommenden Jahren weitere Innovationen erforderlich sein, um diese Probleme zu überwinden, konstatierte Loh.