48 Gigabyte auf einem Chip Intel und Micron enthüllen 3D-NAND-Speicher

Nur wenige Stunden, nachdem Toshiba einen 48-schichtigen 128 Gbit-3D-NAND-Chip angekündigt hat, legten Intel und Micron nach: Ein 32-schichtiger Chip soll im TLC-Modus 384 Gbit oder 48 GB speichern.

Das erste 3D-Produkt von Intel und Micron wird sowohl im MLC-Modus, wo es auf eine Speicherkapazität von 256 Gbit (32 GB) kommt, als auch im TLC-Modus (384 Gbit oder 48 GB) arbeiten können. Diese Triple-Level-Cells speichern drei Bits, also acht Zustände. Ihre Lebensdauer ist im Mittel jedoch geringer als bei Single-Level- und Multi-Level-Cells mit zwei oder vier Bits. Die Flash-Dies werden in Singapur im 16-nm-Verfahren gefertigt.

Eine große Herausforderung mit immer höherkapazitiven Dies ist die Tatsache, dass für Flash-Speicher einer konstanten Größe immer weniger Dies benötigt werden, auf die parallel zugegriffen werden kann (z.B. bei einer 256 GB SSD benötigt man bei 128-Gbit-Chips deren 16, bei 256-Gbit-Chips nur noch 8). Da man natürlich nachwievor einen hohen Datendurchsatz haben will, muss man auf Methoden zurückgreifen, um innerhalb eines Dies parallele Operationen vornehmen zu können. Die Intel/Micron ist eine sogenannte 4-Ebenen-Operation möglich, d.h. auf Kosten eines moderaten Verwaltungs-Overheads kann parallel auf 4 Pages zugegirffen werden (lesend, schreibend/löschend).

Wie in unserem Gurndlagenartikel zu 3D-NAND-Speichern bereits erläutert, ist bei planaren Speichern mit schrumpfenden Fertigungsgeometrien die abnehmende Elektronenzahl das größte Problem, was sich negativ auf Lebensdauer und Datendurchsatz auswirkt. Die neuen 3D-Intel/Micron-Produkte haben bei ihrer 16-nm-Fertigung ungefähr die gleiche Anzahl Elektronen pro Schicht wie 50-nm-Chips in Planartechnik, was rund 50x mehr ist als bei einem 16-nm-Planarprozess.

Was die Lebensdauer angeht, sind die ersten Chips für Client-Anwendungen mit 3.000 P/E-Zyklen angegeben. Dies erscheint auf den ersten Blick wenig zu sein, wird aber von Micron schon seit Jahren so gemacht und reicht für Client-Anwendungen mehr als aus. Wenn der Prozess mal eingefahren ist und Enterprise-Chips angeboten werden, dürften diese 10.000 oder mehr P/E-Zyklen vertragen.

Bislang wurde die 3D-Struktur von Intel/Micron geheimgehalten, in einem Webinar wurden jetzt einige Details enthüllt (Bild).

Die orangenen Röhrchen sind die Kanäle und die einzelnen Speicherzellen befinden sich zwischen diesen und der dunkelgrünen Wordline (die einzelnen Zellen sind in dem Bild aus grafischen Gründen nicht sichtbar). Die hellgrünen Stäbe oderhalb der Wordlines sind die Bitlines und die roten Balken sind Selektionsgatter, die dazu verwendet werden, einen Kanal auszuwählen: Wenn Spannung an einen roten und einen hellgrünen Balken angelegt wird, wird ein orangenes Röhrchen aktiviert. Wenn dann Spannung an eine der dunkelgrünen Wordlines angelegt wird, wird eine zugehörige Speicherzelle aktiviert und ein Lese-/Programmier-/Lösch-Vorgang ermöglicht. Leider lässt die Grafik jedoch auch noch viele Fragen offen, z.B. wo und in welcher Weise die Wordlines verbunden werden.

Auf jeden Fall handelt es sich um eine traditionelle Floating-Gate-Flash-Architektur, während andere 3D-NAND-Designs die neuere Charge-Trap-Technologie verwenden. Diese hat in der Theorie diverse Vorteile wie z.B. geringere Elektronen-Abflüsse, Intel und Micron haben sich aber trotzdem für Floating-Gate entscheiden, weil die Technologie alt und bewährt ist und die darunterliegende Physik sehr gut verstanden wird. Möglicherweise ergibt sich daraus ein Kostenvorteil in der Fertigung.

Die Massenfertigung wird im 2. Halbjahr 2015 beginnen, so dass erste SSD-Produkte mit den Chips im 1. Halbjahr 2016 zu erwarten sind.