Leistungsstarkes Trench-Konzept Die Grenzen von ­SiC überwinden

Mit SiC-Bauelementen lassen sich Systeme mit hoher Leistungs­fähigkeit und Effizienz realisieren. Si-Schalter hingegen galten bisher als deutlich zuverlässiger. Doch es gibt Möglichkeiten, das Beste aus beiden Welten in einem SiC-Leistungsschalter zu verbinden.

Leistungsschalter auf Basis von SiC-MOSFETs ermöglichen im Vergleich zu Silizium-IGBTs dank ihrer deutlich geringeren Verluste signifikante Systemvorteile in Hinblick auf Leistungsdichte, Effizienz und Kühlung. So können die Systemkosten in Solaranwendungen oder die Betriebskosten in USV-Systemen trotz der teureren Halbleiterkomponenten deutlich gesenkt werden [1]. Damit sind die Voraussetzungen geschaffen, SiC-MOSFETs schrittweise in immer mehr Applikationen einzusetzen.

Während die elektrischen Leistungsmerkmale kommerziell verfügbarer SiC-Bauelemente unbestritten sind, gibt es immer noch Vorbehalte bezüglich der Zuverlässigkeit [2]. Derzeit basieren die meisten auf dem Markt verfügbaren Bauelemente auf einem Design mit planaren DMOS-Strukturen.

Um die relativ geringe Leitfähigkeit des planaren Kanals auszugleichen, werden die Bauelemente mit hohen Gate-Oxid-Feldstärken (aufgrund vergleichbar dünner Gate-Oxid-Schichten) betrieben, um einen geringen Einschaltwiderstand zu erzielen.

Damit verbunden ist das Risiko erhöhter Ausfallraten aufgrund der dauerhaften Beanspruchung der Gate-Oxide im Durchlassbetrieb, die durch elektrische Feldstärken oberhalb von 4 MV/cm verursacht wird [3]. Der Konflikt zwischen der erwarteten SiC-Leistungsfähigkeit und der geringeren Zuverlässigkeit kann mit dem von Infineon entwickelten Trench-Konzept überwunden werden.

Aufbau eines CoolSiC-MOSFETs

Die CoolSiC-MOSFETs basieren auf einer Trench- (Graben)-Struktur. Diese bietet dank geringerer Defekte eine deutlich höhere Kanal-Leitfähigkeit im Vergleich zu planaren Kanälen auf der Silizium-Seite des 4H-SiC-Kristalls.

Eine Evaluierung verschiedener Orientierungen der Trench-Seitenwände ergab geringfügig variierende Werte für die Einsatzspannung UGSth sowie signifikant unterschiedliche Kanal-Leitfähigkeiten [4]. Daher wurde für die Infineon-Lösung die Orientierung mit der höchstmöglichen Leitfähigkeit für den MOS-Kanal ausgewählt.

Bild 1 zeigt schematisch den Querschnitt der CoolSiC-MOSFET-Zelle (rechts) im Vergleich zur bekannten Struktur mit einem planaren Gate.

Anders als üblich sind die dotierten Regionen angrenzend zum Trench asymmetrisch ausgeführt, um, wie zuvor beschrieben, die bestmöglichen Kanaleigenschaften zu erhalten. Die linke Seite der Trench-Seitenwand enthält den MOS-Kanal, der exakt entlang der <11¯20>-Ebene des 4H-SiC platziert ist. Ein großer Anteil des Trench-Bodens ist in eine p-dotierte Region eingebettet, die zwei Funktionen erfüllt: als p-dotierter Emitter der integrierten Freilauf-Body-Diode und als JFET-artige Abschirmstruktur zur Reduktion der Gate-Oxid-Feldstärke.

Die MOSFET-Struktur weist ein optimiertes Kapazitätsverhältnis auf, wobei die Miller-Kapazität CGD klein und CGS vergleichsweise groß ist. Dadurch wird ein kontrolliertes Schalten mit sehr geringen dynamischen Verlusten ermöglicht [5]. Dieses Merkmal ist insbesondere wichtig, um unerwünschte parasitäre Effekte und damit verbundene Verluste beim Schalten des MOSFETs zu verhindern.

Zuverlässigkeit garantieren

Um die Gate-Oxid-Zuverlässigkeit von SiC-MOSFETs garantieren zu können, muss das maximale Gate-Oxid-Feld in allen relevanten Betriebszuständen begrenzt werden. Dies ist erforderlich, damit eine ausreichende Lebensdauer und insbesondere eine den Applika­tionsanforderungen entsprechende FIT-Rate erreicht wird.

Bei SiC-Trench-MOS-Strukturen im Sperrmodus muss zusätzlich berücksichtigt werden, dass das elektrische Feld in den Trench-Ecken erhöht ist. Aufgrund der speziellen Zellkonfiguration wie in Bild 1 findet man die größten Feldstärken im Sperrfall in den linken Trench-Ecken.

Dieses lokale Maximum für das elektrische Feld bestimmt letztendlich die Lebensdauer des Gate-Oxids im Sperrzustand. Mit Hilfe von Simulationen wurde das Design des Bauelements so ausgelegt, dass das elektrische Feld im Gate-Oxid auch unter Worst-Case-Bedingungen, das heißt bei maximaler Drain-Source-Spannung UDSS von 1200 V und minimaler Gate-Source-Spannung UGS von -10 V, auf einen Wert von deutlich unter 4 MV/cm begrenzt bleibt, um die geforderte Lebensdauer des Gate-Oxids zu gewährleisten.

Der typische Durchlasswiderstand beträgt 45 mΩ bei UGS = +15 V, ID = 20 A und T = 25 °C. Die Einsatzspannung ist mit typisch 4,5 V deutlich höher als bei kommerziell erhältlichen planaren SiC-MOSFETs. Daher können die Bauelemente wie herkömmliche IGBTs betrieben werden.

In Bild 2 ist die Temperaturabhängigkeit für den Durchlasswiderstand und die Einsatzspannung im spezifizierten Temperaturbereich von -40 °C bis 175 °C dargestellt. Der Durchlasswiderstand RDSon hat sein Minimum bei Raumtemperatur und steigt von 45 mΩ auf typisch 72 mΩ bei 175 °C an.

Dies spiegelt das physikalisch erwartete Verhalten des Durchlasswiderstands in Abhängigkeit von der Temperatur für einen MOSFET mit nur geringer Defektdichte im Kanalbereich wider.

In Bild 3 sind die Charakteristika für den 3. Quadranten dargestellt. Wie bereits erwähnt, enthalten die MOSFETs eine Body-Diode, die für die harte Kommutierung genutzt werden kann. Daher ist es prinzipiell nicht erforderlich, eine zusätzliche externe und teure SiC-Diode für den Freilaufbetrieb zu verwenden.

Die Kurven mit einer Gate-Source-Spannung von UGS = -5 V geben den reinen Body-Dioden-Betrieb ohne Beitrag des MOS-Kanals zum Gesamtstrom wieder. Bei einer Gate-Spannung von UGS = 0 V trägt der Kanal bereits etwas zum Diodenstrom bei – ein Effekt, der die Source-Drain-Spannung USD reduziert.

Um im Diodenbetrieb (3. Quadrant) geringstmögliche Verluste zu realisieren, ist es notwendig, den Kanal zuzuschalten (Anlegen von +15 V am Gate). Damit ergibt sich eine vom 1. Quadranten bekannte kniespannungsfreie lineare I-U-Kennlinie.

Der in diesem Modus relevante Durchlasswiderstand beträgt nur 33 mΩ bei 25 °C und 57 mΩ bei 175 °C. Diese Werte sind etwas geringer im Vergleich zum 1. Quadranten, da der JFET-Widerstand durch einen negativen Rückkopplungseffekt der pn-Sperrschicht-Vorspannung reduziert wird. Eine synchrone Gleichrichtung mit einer entsprechenden Verriegelungszeit wird daher empfohlen.