ISSCC 2016 in San Francisco Die Glanzlichter unter den Chips

Die Spitzenleistungen und die Grenzen der Machbarkeit bei den Halbleitern.
Die Spitzenleistungen und die Grenzen der Machbarkeit bei den Halbleitern.

Neben den Keynotes, die Trends in der Halbleitertechnik und ihren Anwendungen beleuchten, lebt die ISSCC vor allem von den rund 200 Papers, die die Grenzen der Machbarkeit immer wieder ein Stück weit verschieben. Welche Spitzenleistungen gab es in diesem Jahr?

Die International Solid-State Circuits Conference (ISSCC) in San Francisco ist das Chip-Barometer in der Halbleiterindustrie. Rund 2900 Chip-Experten aus der ganzen Welt kamen in diesem Jahr ins San Francisco Marriott Marquis Hotel, um sich in Plenarvorträgen und weiteren 27 Sessions mit 200 Vorträgen über die neuesten Trends bei Halbleiter-Chips zu informieren. Zum Thema Kommunikation gab es Vortragsblöcke zu HF-Synthese, High-Performance Wireless und Ultra-High Speed Transceivers, die enorme Fortschritte verzeichnen konnten. Die Universität von Kalifornien in Los Angeles zusammen mit TSMC zeigte einen integrierten 0,56-THz-Frequenz-Synthesizer mit 21 GHz Einrastbereich und einem Phasenrauschen von -74 dBc bei 1 MHz Offset, der in 65-nm-CMOS realisiert wurde.

Marvell präsentierte in der High-Performance Wireless Session gleich zwei Vorträge. Einer befasst sich mit einem 2×2-WLAN- und Bluetooth-Combo-SoC in 28-nm-CMOS mit inte­griertem WLAN-Leistungsverstärker und 2G/BT-SP3T-Schalter und Bluetooth-Pulling-Cancellation-Funktion. Der zweite Vortrag beleuchtet eine digitale Fractional-N-Sampling-PLL in 28 nm für 2,7 bis 4,3 GHz bei einem Jitter von nur 0,16 ps. Das Tokyo Institute of Technology berichtete in zwei Vorträgen von CMOS-Funk-Transceivern mit Datenraten von 56 Gbit/s im W-Band und 42 Gbit/s bei 60 GHz. Der in 65 nm realisierte 56-Gbit/s-Transceiver im W-Band moduliert mit 16-QAM und nutzt Trägerfrequenzen von 68 und 102 GHz. Der ebenfalls in 65?nm-CMOS implementierte 42-Gbit/s-Transceiver für den WLAN-Standard IEEE 802.11ay nutzt das 64-QAM-Verfahren, wobei intern zwei Transceiver mit unterschiedlichen Trägerfrequenzen simultan arbeiten.

Das Unternehmen Inphi aus Santa Clara berichtete von neu entwickelten 40/50/100-Gbit/s-PAM-4-Ethernet-Transceivern in 28 nm CMOS. Ebenfalls in 28 nm realisierte Broadcom eine analoge Ethernet-Eingangsstufe für den Einsatz in Automobilen nach dem IEEE-100BASE-T1-Standard (Bild 1). Damit lassen sich diese Transceiver auch in Digital-Chips integrieren. Aus Italien von der Universität Padua und von STMicroelectronics kommt ein 100-GHz-GBW-Verstärker mit programmierbarer Verstärkung, der mit 420 µW Leistung auskommt.

Skalierbare Prozessoren

Intel stellte seine 6. Generation der Core-Prozessoren (Skylake) in 14-nm-FinFET-Technik mit elf Metallisierungslagen vor, bei der umfangreiche Power-Management-Funktionen implementiert wurden, um einerseits die Rechenleistung zu erhöhen, aber andererseits lüfterlose Systeme zu ermöglichen. Der Dynamikbereich der Leistungsaufnahme von Spitzenleistung zum Bereitschaftsbetrieb geht über drei Dekaden.

Einen Prozessorboliden präsentierte Mediatek auf der Konferenz. Der in einem 20-nm-Prozess gefertigte Chip (Bild 2) besteht in seiner Drei-Cluster-Architektur aus insgesamt zehn ARM-Cores: acht A53 und zwei A72. Das Hochleistungs-Cluster verfügt über zwei mit 2,5 GHz getaktete A72-Cores, die beiden anderen Cluster bestehen aus je vier A53-Cores, wobei ein Cluster mit 2,0 GHz und eines mit 1,4 GHz getaktet ist.

Diese dreistufige Architektur ermöglicht eine bedarfsorientierte, skalierbare Rechenleistung bei möglichst niedriger Leistungsaufnahme. Die Prozessorkerne lassen sich über die Cluster hinweg im Betrieb beliebig kombinieren. Renesas konzentrierte sich in gleich zwei Präsentationen auf Anwendungen im Automobil. Bei einem Chip handelt es sich um ein Videodatenverarbeitungs-IC, das 12 HD-Kanäle (H.264) mit einer Latenzzeit von 70 ms rechnen kann und dabei mit 197 mW auskommt, was 0,16 bis 0,29 nJ/Pixel entspricht.

Ebenfalls ein absoluter Hingucker ist das heterogene Nona-Core-SoC (Bild 3) von Renesas, das funktionale Sicherheitsansprüche nach ASIL-B von ISO 26262 erfüllt. Der in einem 16-nm-FinFET-Prozess realisierte Chip umfasst zwei CPU-Cluster mit jeweils vier Cores und eine Grafikeinheit (GPU) mit drei Domänen. Drei Master-BIST-Controller führen die Run-Time-Test-Prozeduren aus, die für das Erreichen funktionaler Sicherheit ausschlaggebend sind.