Zukunft der Bauelemente Chips 2020 – von der Nano- zur Femtoelektronik

Wenn bei 10 nm Strukturbreite die weitere Verkleinerung als Strategie am Ende ist, liegt weiterer nachhaltiger Fortschritt darin, dass der Energieverbrauch der Schaltungsfunktionen von heute unabhängig von Moore’s Law weiter verringert werden kann – von Picojoules (pJ) zu Femtojoules (fJ) im Jahr 2020.

Die Faszination des Nanometer-Transistors als Fortschrittsmotor hält an, aber die Fragezeichen seiner großtechnischen Herstellung und Verwendung werden immer größer. Letztendlich geht es um immer effizientere Chips, und da ist die Transistorgröße nur ein Kriterium von vielen.

Die ersten beiden Jahre des jetzigen Jahrzehnts haben die anhaltend hohen Erwartungen an die Nanoelektronik beflügelt. Zwei Beispiele für diese Entwicklungen sind Supercomputer, wo die Nr. 1 der Welt im Jahr 2011 ein Peta-FLOPS (1015 64-bit-Gleitkommaoperationen pro Sekunde) leistete und im Jahr 2020 die Nr. 1 ein Exa-FLOPS (Exa=1018) leisten soll, sowie das Datenvolumen im mobilen Breitbandverkehr: Aus 400 Exabytes pro Monat werden schon 2014 3.600 Exabytes pro Monat. Beides bedeutet mindestens eine Verdoppelung dieser Leistungen pro Jahr.

Die Fortschritte entlang der Nanometer-Roadmap haben aber schon in der Vergangenheit nicht für so hohe Verbesserungsraten gereicht. Schon 1975 sagte Gordon Moore: „...the contribution of device and circuit cleverness has been more important than either increased chip area or finer lines."

Und zusätzlich zu seiner Ermahnung begegnen wir jetzt der begrenzten Ressource Energie. Mit der Chip-Technologie von heute würde das Internet allein in fünf Jahren die gesamte, weltweit verfügbare elektrische Energie aufnehmen.

Seit 1980 ist die MOS- (Metal Oxide Semiconductor) Technologie die vorherrschende Chip-Technologie[1]. In drei wesentlichen Schritten werden inzwischen Milliarden von Transistoren je cm² Silizium hergestellt (Bild 1): 1. Transistorgebiet, 2. Gate-Source-Drain, 3. Kontakte und Leitungen.

Ermöglicht hat dies die systematische Verkleinerung (Scaling) von 30 µm 1970 auf 22 nm 2012. 40 Jahre lang ist es der Chip-Industrie gelungen, diese Verkleinerungsstrategie als Motor des Erfolgs zu realisieren. Die ITRS (International Technology Roadmap for Semiconductors) sagt in ihrer neuesten Ausgabe von 2011 für 2024 Strukturbreiten von 5 nm voraus.

Transistoren mit diesen Abmessungen sind auch schon im Labor gezeigt worden. Schaltungen mit diesen Winzlingen werden aber nicht wirtschaftlich sein. Ganz abgesehen von der Herstelltechnik setzt die Physik eine bislang wenig beachtete Grenze: Die Statistik kleiner Mengen.

Die Noppen der LEGO-Klötze in Bild 1 sind nicht nur Spielerei. Sie stehen für die Dotieratome (z.B. Bor im NMOS- und Phosphor im PMOS-Transistor) in einem 10-nm-Silizium-Transistor auf Isolator (SOI). Wenn 6 ihre mittlere Zahl ist, liegen gemäß der ganz grundsätzlichen Statistik kleiner Mengen 95 % aller Anzahlen zwischen 1 und 9.

Die Einschaltspannung solcher Transistoren würde deshalb um 160 mV variieren, ihre innere Spannungsverstärkung zwischen 1,3 und 7,2. Ihr Reststrom bei 0 V würde um zwei Größenordnungen variieren. Der elementare Verstärker der Digitaltechnik, der Inverter, bestehend aus einem PMOS- und einem NMOS-Transistor, bräuchte schon deshalb eine Mindest-Versorgungsspannung von 370 mV [2].

Bild 2 zeigt, wie empfindlich Versorgungsspannung und Schaltenergie der Fundamentalkomponente Inverter von der Transistorlänge abhängen und schon bei Längen von weniger als 20 nm ungünstig zunehmen. Dabei ist schon eine Oxiddicke von 1 nm veranschlagt, die heute noch nicht technologisch beherrscht wird.

Integrierte Schaltungen mit Transistoren mit weniger als 10 nm Strukturbreite haben aus fundamentalen statistischen Gründen keinen wirtschaftlichen Wert; eine Beurteilung, die nicht nur für das heute vorherrschende Silizium gilt, sondern auch für Schaltungen aus anderen Halbleitermaterialien, sofern sie bei alltäglichen Umweltbedingungen funktionieren sollen.