ARM TechCon 2012 ARM enthüllt neue 64-bit-Cores

ARM-VP Simon Segars, Chef des Geschäftsbereiches Prozessoren, stellte Cortex-A57 und -A53 während seiner Keynote vor.
ARM-VP Simon Segars, Chef des Geschäftsbereiches Prozessoren, stellte Cortex-A57 und -A53 während seiner Keynote vor.

Auf ARMs diesjähriger Entwicklerkonferenz TechCon im kalifornischen Santa Clara wurden die neuen 64-bit-Prozessor-Cores enthüllt, die unter den Codenamen „Atlas“ und „Apollo“ entwickelt wurden. Die offiziellen Bezeichnungen lauten Cortex-A57 und Cortex-A53.

Der Cortex-A57, ausgerichtet auf hohe Rechenleistung, und Cortex-A53, ausgerichtet auf niedrige Leistungsaufnahme, können auch in ARMs Big.LITTLE-Modell auf einem Chip kombiniert werden. Der A57 wird dabei laut ARM im 32-bit-Modus die dreifache Rechenleistung im Vergleich zu den heute führenden 32-bit-Cores liefern, wie etwa Qualcomms „Krait“. Hier sind allerdings höhere Taktfrequenzen und Schrumpfen der Prozessgeometrie von derzeit 28 nm auf 20 nm inkludiert. Bezogen auf die Instruktionen pro Taktzyklus wird der A57 rund 20 % mehr als der Cortex-A15 liefern - ARM schränkte jedoch ein, dass dies primär bei "modernen" Workloads der Fall sei. Der A57 soll beim (veralteten) Dhrystone-Benchmark auf einen Wert von 4,1 DMIPS/MHz kommen.

Erzielt wird diese Verbesserung nicht durch eine veränderte Pipeline, diese entspricht der des Cortex-A15 (Bild). Vielmehr wurde die Mikroarchitektur an folgenden Ecken verbessert: Der Level-1-Befehls-Cache wurde von 32 auf 48 KB erweitert, ein 48 Einträge umfassender vollassoziativer L1-TLB eingebaut und zur Erhöhung der Bandbreite beim Holen der Befehle ein Befehls-Prefetcher installiert. Die Anbindung vom Core zum L1-Cache ist deutlich enger als beim Cortex-A15. Verbessert wurde auch die Sprungvorhersage, so wurde ein neuer Algorithmus, der nicht nur auf Adressen der Sprunghistorie basiert, sondern auch den Weg dorthin berücksichtigt, implementiert. Dazu gibt es einen 2- 4 KB großen Sprungziel-Puffer (BTB), größer als beim A15.

Dieser wird mit der Adresse der Sprunganweisung, die über XOR mit dem Vorhersagestatus für die Verzweigung verknüpft wird, indiziert. Ebenfalls nicht neu ist der „MicroBTB“ genannte vollassoziativer Zielpuffer, der parallel zu der „Haupt-Vorhersagehardware“ arbeitet und frühzeitig eine Vorhersage abgibt. Wenn die Haupthardware ihre Vorhersage abgegeben hat, kann sie den MicroBTB überschreiben, falls beide in ihren Vorhersagen nicht übereinstimmen.

Extrem erweitert wurden die Gleitkomma- und SIMD-Einheiten. Die Gleitkomma-Funktionen sind nun erstmals voll zu IEEE754-2008 kompatibel, elf Funktionseinheiten können jeweils bis zu 4 32-bit-Operationen parallel ausführen.

Dazu gibt es Single-Cycle-MAC-Einheiten und zwei Einheiten für Gleitkomma-Divisionen. Die Beschleuniger für Verschüsselungen (AES, SHA1, SHA2-256) arbeiten bis zu 5x schneller als bei einer Implementierung in der NEON-Einheit.

Der Cortex-A53 wird im Vergleich zum Cortex-A9 im selben Prozess 40 % kleiner sein und bei gleicher Rechenleistung 4x weniger Leistung aufnehmen. Laut ARM ist der Cortex-A53 der kleinste 64-bit-Prozessor überhaupt. Er hat eine 8-stufige In-Order-Pipeline, die der des Cortex-A7 entspricht. Beide Prozessoren unterstützen die Schaltmatrizen ARM CoreLink 400 und die neue CoreLink 500. Verschlüsselungen sollen durch neue Befehle auf dem Cortex-A57 10x schneller als heute vorgenommen werden. Er soll auf einen Wert von 2,3 DMIPS/MHz kommen.

Beide Cores bauen auf ARMs 64-bit-Architektur ARMv8 auf, die wir hier bereits im Detail vorgestellt haben. Unterstützt werdenfolgende Anwendungen: 64-bit-Anwendungen auf einem 64-bit-Betriebssystem, 32- und 64-bit Anwendungen die parallel auf einem 64-Bit-OS laufe, sowie 32-bit-Anwendungen auf einem 32-bit-OS. Beide Cores sind fertigungstechnisch auf einen 20-nm-CMOS-Prozess ausgerichtet.

Zielapplikationen sind nicht nur Smartphones und Tablets, in denen ARM Dual- bzw. Quadcore-Cluster im Big.LITTLE-Modell erwartet, sondern auch Server und Makro-Basisstationen (mehrere Quadcore-Cortex-A57-Cluster) sowie Low-Cost-Webserver und Micro-Basistationen (mehrere Quadcore-Cortex-A53-Cluster).

Erste Lizenznehmer sind AMD, Broadcom, Calxeda, HiSilicon, Samsung und STMicroelectronics, erste Chips werden für 2014 erwartet.