Optimieren des Enwicklungsprozesses 3D-Co-Design: Chip, Package und PCB

CAD-Werkzeug für die übergreifende Zusammenarbeit erlaubt den Blick auf den Systementwurf.
CAD-Werkzeug für die übergreifende Zusammenarbeit erlaubt den Blick auf den Systementwurf.

Bisherige Entwicklungswerkzeuge sind für den IC-Entwurf, das Gehäuse oder die Leiterplatte optimiert, eine übergreifende Zusammenarbeit ist dabei nicht vorgesehen. Mit einer 3D-Co-Design-Umgebung schließt Zuken diese Lücke und erlaubt den Blick auf die Systemebene.

Die Elektronikentwicklung ist der Haupttreiber von innovativen Techniken in der Automobilbranche, Energietechnik, Medizintechnik und in der Industrie. Beispiele sind mikroelektromechanische Systeme (MEMS) und nicht zuletzt die Digitalisierung, das Internet der Dinge und Industrie 4.0. Dies stellt die Halbleiterindustrie immer wieder vor neue anspruchsvolle Herausforderungen. Ihre Produkte müssen immer kompakter und kleiner, zugleich flexibler und intelligenter anwendbar werden, was zu mehr Komplexität führt – und sie müssen robuster und energiesparender werden. Die kontinuierliche Miniaturisierung der elektronischen Systeme und Bauelemente hat dazu geführt, dass ein komplettes System – Prozessoren, Speicher, Stromversorgung und weitere Peripherie – auf einem Chip integriert wird, zu einem System on Chip (SoC).

Die zunehmende Komplexität von System-on-Chips in Kombination mit einer neuen Generation von Bausteinen, die mehrere Chips in einem Gehäuse (System in Package, SiP) vereinen, stellt neue Herausforderungen bei der Entwicklung von ICs (Chips), Gehäusen (Package) und Leiterplatten (PCB, Printed Circuit Board).

Der Entwicklungsprozess umfasst typischerweise drei unabhängige Entwurfsprozesse: IC, Gehäuse und Leiterplatte, die mit getrennten Werkzeugen ausgeführt werden, deren Schnittstellen zeitaufwendige manuelle Prozesse erfordern, die fehleranfällig sind und das Potenzial für die Wiederverwendung einschränken.

Die hohe Fehleranfälligkeit der manuellen Prozesse ist auf die verschiedenen von den jeweiligen Entwicklern selbst erstellten Tabellen und Dokumente, die manuelle Eingabe, die mangelhafte Kommunikation zwischen den Entwicklern und die unterschiedlichen Entwurfsdaten zurückzuführen.

Diese Herausforderung wird durch eine integrierte Entwicklungsumgebung für das 3D-Co-Design von Chip, Package und PCB gelöst. Mit ihr kann der gesamte Produktentwicklungsprozess unter Berücksichtigung der Auswirkungen auf Systemebene optimiert werden.

Drei Entwicklerteams – drei Entwicklungsumgebungen

Herkömmliche Systementwicklungen basieren auf Werkzeugen, die den IC, das Gehäuse und die Leiterplatte separat adressieren. Diese getrennten Abläufe ermöglichen keine übergeordnete Ebene für die Systembetrachtung, für die Planung und den Entwurf zur Visualisierung und Analyse.

In herkömmlichen 2D-spezifischen Entwicklungswerkzeugen ist Co-Design eine Herausforderung, da die am Prozess beteiligten Entwickler in der Regel nur die Sicht auf ihre eigene Komponente haben. Der IC-Entwickler kümmert sich um den Chip und berücksichtigt in der Regel dabei nur die Design-Regeln, die für den IC festgelegt sind. Der Gehäuseentwickler erhält die Daten vom IC-Entwickler über die Dateiformate, die zum Austausch verwendet werden.

Diese Daten für den Transfer zwischen beiden Entwicklungsumgebungen sind oft mangelhaft – und ihnen fehlen nützliche Design-Informationen. Der Gehäuseentwickler erhält nur so viel Informationen, um sich an dem entwickelten Chip mit den bereits definierten Anschlüssen – Ein-/Ausgänge, Versorgungsanschlüsse etc. – anzupassen und er hat kaum eine Möglichkeit, diese Festlegung zu untersuchen und zu optimieren.

Jeder Änderungswunsch oder Optimierungsvorschlag (What-if-Analyse) erfordert in der Regel eine aufwendige Kommunikation zwischen dem Chip-, dem Package- und dem PCB-Entwickler (Bild 1).

Um den steigenden Entwicklungsanforderungen trotz der mangelhaften Fähigkeiten der Werkzeuge zur Kooperation zu begegnen, greifen die Elektronikentwickler auf Behelfslösungen (Workarounds) sowie nichttechnische Hilfsmittel (Non-Engineering Tools) wie die Verwendung von Tabellen, die manuelle Eingabe und intern entwickelte Makros zurück.

Eine Entwicklungsumgebung für Kooperation

Der neue 3D-Co-Design-Ansatz in der Entwicklungsumgebung CR-8000 von Zuken ermöglicht es den Elektronikentwicklern die Gräben zwischen IC, Gehäuse und Leiterplatte zu überbrücken und die eingesetzten Entwicklungswerkzeuge zu ergänzen.

Damit kann der Gehäuseentwickler die Chipdaten über Open-Access oder LEF/DEF-Dateien (Library Exchange Format, Design Exchange Format) einlesen und den kompletten Entwicklungsprozess – Gehäuse und Leiterplatte – mit den notwendigen Anforderungen und Randbedingungen, z.B. Highspeed-Design, Constraint-Management, und der erforderlichen Simulation – Signalintegrität (SI), Power-Integrität (PI), EMV – in einer einzigen Software-Umgebung fortführen.

Er kann die Platzierung der Anschlüsse, das Layout der Umverdrahtung (Redistribution Layer, RDL), die Silizium-Durchkontaktierungen (Through Silicon Via, TSV), die Pin-Belegung und die Platzierung der Ein-/Ausgänge optimieren, um eine minimale Anzahl an Verbindungslagen zwischen IC, Gehäuse und Leiterplatte zu erreichen (Bild 2). Das Endergebnis ist eine höhere Leistungsfähigkeit und verbesserte Qualität für SoCs, insbesondere für MEMS- und IoT-Anwendungen.

Zusätzlich unterstützt der Co-Design-Ansatz die parallele Entwicklung von IC, Gehäuse und Leiterplatte, da der Entwurf auch vom Gehäuse oder von der Leiterplatte aus gestartet werden kann.

Übersichtlicher mit 3D

Durch die native 3D-Bearbeitung und Ansicht können alle Gehäusetechniken im Co-Design genutzt werden: 3D-IC – vertikales Stapeln der Chips, System in Package, Package in Package, Package on Package, Wafer Level Packaging etc. Die integrierte 3D-Co-Design-Umgebung ermöglicht einen durchgängigen Entwurfsansatz, der in 2D-Werkzeugen nicht verfügbar ist.

So können Ingenieure eine Machbarkeitsstudie mit unterschiedlicher Anzahl von Gehäuseschichten durchführen – unter Berücksichtigung des RDLRoutings auf der IC-Seite und des Escape-Routings auf der Leiterplattenseite in einer einzigen Ansicht (Bild 3).

Dies ermöglicht die Optimierung der Platzierung der Anschlüsse und der Pin-Belegung um die Anzahl der Ebenen zwischen IC, Gehäuse und Leiterplatte zu reduzieren und das Routing in komplexe Strukturen wie PoP, SiP, 3D-IC, 3D-Packaging automatisch optimal durchzuführen (Bild 4).

Das gleichzeitige Anzeigen von Chip, Package und PCB in einer einzigen Entwicklungsumgebung hilft den Entwicklern das Routing effizienter auszuführen und Zuweisungs- und Verbindungsfehler zu vermeiden. Beides trägt dazu bei, die Entwicklungszeit zu reduzieren.

Die native 3D-Darstellung ermöglicht es, die 3D-Design-Regeln für SiPs zu prüfen. Als Beispiel können die Elektronikentwickler die Co-Design-Umgebung verwenden, um sicherzustellen, dass die Abstandsanforderungen in jedem Winkel erfüllt sind und dass das 3D-Bonddrahtprofil der Herstellungsspezifikation entspricht.

Mit der steigenden Komplexität moderner Systeme wächst auch der Bedarf an einer Betrachtung des gesamten Systementwurfs. Das Chip-, Package- und PCB-Co-Design bietet einen einheitlichen Entwurfsansatz, der es den Entwicklern ermöglicht, die Auswirkungen jeder Entwurfsentscheidung auf Systemebene zu berücksichtigen.

So können rasch die optimalen Entscheidungen getroffen werden, um die Entwicklungskosten zu senken, die Qualität zu verbessern, Unsicherheiten zu beseitigen und die Entwicklungszeit (Time-to-Market) zu reduzieren. Mit dem 3D-Co-Design lassen sich Probleme bei der Entwicklung von IC, Gehäuse und Leiterplatte gleichzeitig berücksichtigen, um optimal integrierte und leistungsfähige Produkte zu entwerfen.

 

Der Autor

 

Dipl.-Ing. Wajdi Eloued

arbeitet seit zwei Jahren für Zuken und ist dort für die Betreuung und Beratung von Kunden in der Elektro- und Elektronikindustrie verantwortlich. Der Dipl.-Ing. studierte Elektrotechnik an der Technischen Universität Braunschweig und arbeitete über drei Jahre bei Salzgitter als Fachingenieur und Projektmanager.

wajdi.eloued@zuken.com